JPH05235045A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH05235045A JPH05235045A JP4033354A JP3335492A JPH05235045A JP H05235045 A JPH05235045 A JP H05235045A JP 4033354 A JP4033354 A JP 4033354A JP 3335492 A JP3335492 A JP 3335492A JP H05235045 A JPH05235045 A JP H05235045A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- effect transistor
- isolation layer
- field effect
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 イオン注入によって形成したアイソレーショ
ン層にて各素子間の電気的な分離を行ない、かつ高ゲー
ト耐圧を有する電界効果トランジスタを得ることを目的
とする。 【構成】 イオン注入により形成したアイソレーション
層４のゲート電極形成個所のゲート電極１とアイソレー
ション層４との間に酸化珪素絶縁膜５を設けるようにし
たものである。 【効果】 イオン注入により形成したアイソレーション
層上のゲート電極形成個所に破壊電圧の高い酸化珪素絶
縁膜を設け、その上にゲート電極を形成するようにした
ので、注入アイソレーション層の耐圧が低くてもゲート
電極とドレイン電極間の絶縁耐圧の高い電界効果トラン
ジスタを得ることができる。
ン層にて各素子間の電気的な分離を行ない、かつ高ゲー
ト耐圧を有する電界効果トランジスタを得ることを目的
とする。 【構成】 イオン注入により形成したアイソレーション
層４のゲート電極形成個所のゲート電極１とアイソレー
ション層４との間に酸化珪素絶縁膜５を設けるようにし
たものである。 【効果】 イオン注入により形成したアイソレーション
層上のゲート電極形成個所に破壊電圧の高い酸化珪素絶
縁膜を設け、その上にゲート電極を形成するようにした
ので、注入アイソレーション層の耐圧が低くてもゲート
電極とドレイン電極間の絶縁耐圧の高い電界効果トラン
ジスタを得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は表面に導電型半導体層
を有する化合物半導体基板上に形成された高ゲート耐圧
を有する電界効果トランジスタに関するものである。
を有する化合物半導体基板上に形成された高ゲート耐圧
を有する電界効果トランジスタに関するものである。
【０００２】
【従来の技術】図５は、従来のこの種の電界効果トラン
ジスタの配置図を示すものであり、図において１は基板
上に形成されたゲート電極、２はゲート電極１の両側に
設けたソース・ドレイン電極、３ａはゲート電極１を形
成したリセスのリセス端、４は硼素（Ｂ）や水素（Ｈ）
をイオン注入することにより基板上の導電型ｎ−ＧａＡ
ｓ半導体層６の周りに形成されたアイソレーション層で
ある。図中、明確に示されてはいないが、ゲート電極パ
ッド部の下方もアイソレーションされている。
ジスタの配置図を示すものであり、図において１は基板
上に形成されたゲート電極、２はゲート電極１の両側に
設けたソース・ドレイン電極、３ａはゲート電極１を形
成したリセスのリセス端、４は硼素（Ｂ）や水素（Ｈ）
をイオン注入することにより基板上の導電型ｎ−ＧａＡ
ｓ半導体層６の周りに形成されたアイソレーション層で
ある。図中、明確に示されてはいないが、ゲート電極パ
ッド部の下方もアイソレーションされている。
【０００３】一般に、エピタキシャル成長法により形成
された導電層（例えばｎ−ＧａＡｓ層）を有する化合物
半導体基板上に電界効果トランジスタもしくは集積回路
を形成する場合、各素子間での電気的な分離を行なうた
めに、電界効果トランジスタ周辺はメサエッチングする
か、もしくは図５に示すように硼素（Ｂ）や水素（Ｈ）
をイオン注入することにより導電キャリアをなくすアイ
ソレーション層４を形成する方法が行なわれている。現
状ではプロセス上の容易さから主として後者のアイソレ
ーション層を形成する方法が広く採用されている。この
場合、ゲートフィンガーのソース・ドレイン電極入口部
でのｎ−ＧａＡｓ層とのアイソレーション界面は、一般
に図７に示すようにソース電極とドレイン電極を結ぶ線
上に一致するように形成されている。
された導電層（例えばｎ−ＧａＡｓ層）を有する化合物
半導体基板上に電界効果トランジスタもしくは集積回路
を形成する場合、各素子間での電気的な分離を行なうた
めに、電界効果トランジスタ周辺はメサエッチングする
か、もしくは図５に示すように硼素（Ｂ）や水素（Ｈ）
をイオン注入することにより導電キャリアをなくすアイ
ソレーション層４を形成する方法が行なわれている。現
状ではプロセス上の容易さから主として後者のアイソレ
ーション層を形成する方法が広く採用されている。この
場合、ゲートフィンガーのソース・ドレイン電極入口部
でのｎ−ＧａＡｓ層とのアイソレーション界面は、一般
に図７に示すようにソース電極とドレイン電極を結ぶ線
上に一致するように形成されている。
【０００４】
【発明が解決しようとする課題】高出力用電界効果トラ
ンジスタでは、高性能化のために動作層領域でのゲート
電極とドレイン電極間耐圧の向上が必要であることは周
知のことである。またエピタキシャル成長法で形成され
た導電層を有する半導体基板上に高出力用の電界効果ト
ランジスタを形成する場合には、上述のようにイオン注
入によるアイソレーション層を形成する必要があり、従
ってアイソレーション層の絶縁耐圧も重要な要素であ
る。
ンジスタでは、高性能化のために動作層領域でのゲート
電極とドレイン電極間耐圧の向上が必要であることは周
知のことである。またエピタキシャル成長法で形成され
た導電層を有する半導体基板上に高出力用の電界効果ト
ランジスタを形成する場合には、上述のようにイオン注
入によるアイソレーション層を形成する必要があり、従
ってアイソレーション層の絶縁耐圧も重要な要素であ
る。
【０００５】しかしながら、イオン注入により形成され
たアイソレーション層は、結晶にダメージを与えるもの
であるため、アイソレーション層の絶縁耐圧はｎ−Ｇａ
Ａｓ結晶そのものの絶縁耐圧よりも低くなりがちであ
る。例えばｎ−ＧａＡｓ層への硼素（Ｂ）注入により形
成したアイソレーション層の絶縁破壊特性を示す図６に
おいて、オーミック性電極間距離、即ちソース電極とド
レイン電極との間の距離Ｄが２μｍの時のアイソレーシ
ョン層の破壊電圧は、大きく見積っても２０Ｖ程度であ
るから、破壊電界は近似的には２０Ｖ／２×１０-4ｃｍ
で約１０5 Ｖ／ｃｍとなり、これは一般的に云われてい
るＧａＡｓ結晶そのものの絶縁耐圧７×１０5 Ｖ／ｃｍ
に比べて低くなっているのがわかる。
たアイソレーション層は、結晶にダメージを与えるもの
であるため、アイソレーション層の絶縁耐圧はｎ−Ｇａ
Ａｓ結晶そのものの絶縁耐圧よりも低くなりがちであ
る。例えばｎ−ＧａＡｓ層への硼素（Ｂ）注入により形
成したアイソレーション層の絶縁破壊特性を示す図６に
おいて、オーミック性電極間距離、即ちソース電極とド
レイン電極との間の距離Ｄが２μｍの時のアイソレーシ
ョン層の破壊電圧は、大きく見積っても２０Ｖ程度であ
るから、破壊電界は近似的には２０Ｖ／２×１０-4ｃｍ
で約１０5 Ｖ／ｃｍとなり、これは一般的に云われてい
るＧａＡｓ結晶そのものの絶縁耐圧７×１０5 Ｖ／ｃｍ
に比べて低くなっているのがわかる。
【０００６】このように、アイソレーション層の絶縁耐
圧がｎ−ＧａＡｓ結晶そのものの絶縁耐圧よりも低いた
め、電界効果トランジスタの動作層領域でのゲート・ド
レイン間耐圧を向上させても、図７に示すようにゲート
フィンガーのソース・ドレイン電極入口部でのアイソレ
ーション層界面がソース電極とドレイン電極を結ぶ線上
に一致するように一直線に形成されているので、ゲート
・ドレイン間にかかる電圧はアイソレーション層、ｎ−
ＧａＡｓ層とも同じになり、どちらかの絶縁耐圧で律速
されるという問題があった。
圧がｎ−ＧａＡｓ結晶そのものの絶縁耐圧よりも低いた
め、電界効果トランジスタの動作層領域でのゲート・ド
レイン間耐圧を向上させても、図７に示すようにゲート
フィンガーのソース・ドレイン電極入口部でのアイソレ
ーション層界面がソース電極とドレイン電極を結ぶ線上
に一致するように一直線に形成されているので、ゲート
・ドレイン間にかかる電圧はアイソレーション層、ｎ−
ＧａＡｓ層とも同じになり、どちらかの絶縁耐圧で律速
されるという問題があった。
【０００７】この発明は上記のような従来の電界効果ト
ランジスタにおける問題点を解消するためになされたも
ので、イオン注入法でアイソレーション層を形成して素
子分離された電界効果トランジスタにおいて、高ゲート
耐圧を有する電界効果トランジスタを得ることを目的と
する。
ランジスタにおける問題点を解消するためになされたも
ので、イオン注入法でアイソレーション層を形成して素
子分離された電界効果トランジスタにおいて、高ゲート
耐圧を有する電界効果トランジスタを得ることを目的と
する。
【０００８】
【課題を解決するための手段】即ち、この発明は化合物
半導体基板表面に形成した導電型ｎ−ＧａＡｓ半導体層
上に電界効果トランジスタを形成するに当り、導電型ｎ
−ＧａＡｓ半導体層のゲート電極形成個所にオイン注入
によって形成したアイソレーション層とゲート電極との
間に絶縁膜を設けたものである。
半導体基板表面に形成した導電型ｎ−ＧａＡｓ半導体層
上に電界効果トランジスタを形成するに当り、導電型ｎ
−ＧａＡｓ半導体層のゲート電極形成個所にオイン注入
によって形成したアイソレーション層とゲート電極との
間に絶縁膜を設けたものである。
【０００９】
【作用】この発明の電界効果トランジスタは、イオン注
入によって形成したアイソレーション層のゲート電極形
成個所に絶縁膜を設け、該絶縁膜上にゲート電極を形成
するようにしたことにより、ゲート電極とドレイン電極
間の絶縁耐圧が同絶縁耐圧の高い絶縁膜によって向上
し、高ゲート耐圧特性を得ることができる。
入によって形成したアイソレーション層のゲート電極形
成個所に絶縁膜を設け、該絶縁膜上にゲート電極を形成
するようにしたことにより、ゲート電極とドレイン電極
間の絶縁耐圧が同絶縁耐圧の高い絶縁膜によって向上
し、高ゲート耐圧特性を得ることができる。
【００１０】
【実施例】以下、この発明の一実施例を図に基いて説明
する。図１はこの発明になる電界効果トランジスタを示
す配置図であり、図において１は導電型ｎ−ＧａＡｓ半
導体層（以下、単に半導体層という）６のリセス３内に
形成したゲート電極、２は同じく半導体層６上でゲート
電極１の両側に形成したソース・ドレイン電極、３ａは
リセス端、４はゲート電極１形成個所の半導体層６上お
よびソース・ドレイン電極２形成個所の半導体層６の周
りを囲むように形成したアイソレーション層であり、５
はゲート電極１形成個所のアイソレーション層４上に形
成された酸化珪素絶縁膜（絶縁破壊電圧は一般に約１０
ＭＶ／ｃｍ）である。図中、明確ではないが、ゲート電
極パッド部の下方にもアイソレーション層、酸化珪素絶
縁膜が存在している。なお、図２は図１中のＡ−Ａ線、
図３はＢ−Ｂ線、図４はＣ−Ｃ線側断面図であって、こ
の発明の電界効果トランジスタの構成を具体的に示した
ものである。
する。図１はこの発明になる電界効果トランジスタを示
す配置図であり、図において１は導電型ｎ−ＧａＡｓ半
導体層（以下、単に半導体層という）６のリセス３内に
形成したゲート電極、２は同じく半導体層６上でゲート
電極１の両側に形成したソース・ドレイン電極、３ａは
リセス端、４はゲート電極１形成個所の半導体層６上お
よびソース・ドレイン電極２形成個所の半導体層６の周
りを囲むように形成したアイソレーション層であり、５
はゲート電極１形成個所のアイソレーション層４上に形
成された酸化珪素絶縁膜（絶縁破壊電圧は一般に約１０
ＭＶ／ｃｍ）である。図中、明確ではないが、ゲート電
極パッド部の下方にもアイソレーション層、酸化珪素絶
縁膜が存在している。なお、図２は図１中のＡ−Ａ線、
図３はＢ−Ｂ線、図４はＣ−Ｃ線側断面図であって、こ
の発明の電界効果トランジスタの構成を具体的に示した
ものである。
【００１１】次に、アイソレーション層４、酸化珪素絶
縁膜５の形成について説明すると、まず、エピタキシャ
ル成長法にて化合物半導体基板上に半導体層６を形成
し、この半導体層６のゲート電極１形成個所にリセスを
形成する。そして該リセス３を含む半導体層６上にプラ
ズマＣＶＤにて酸化珪素膜５を約５００Å厚に形成す
る。次に、半導体層６上に形成した酸化珪素絶縁膜５の
ゲート電極形成個所、即ちリセス３をフオトレジストに
てパターニングして該個所以外の酸化珪素絶縁膜をドラ
イエッチング除去したのち、リセス上のフオトレジスト
を除去する。
縁膜５の形成について説明すると、まず、エピタキシャ
ル成長法にて化合物半導体基板上に半導体層６を形成
し、この半導体層６のゲート電極１形成個所にリセスを
形成する。そして該リセス３を含む半導体層６上にプラ
ズマＣＶＤにて酸化珪素膜５を約５００Å厚に形成す
る。次に、半導体層６上に形成した酸化珪素絶縁膜５の
ゲート電極形成個所、即ちリセス３をフオトレジストに
てパターニングして該個所以外の酸化珪素絶縁膜をドラ
イエッチング除去したのち、リセス上のフオトレジスト
を除去する。
【００１２】次いで、半導体層６上の前記酸化珪素絶縁
膜を除去した個所をフオトレジストにてパターニング
し、ゲート電極形成個所とレジスタパターンの周りに硼
素（Ｂ）のイオン注入にてアイソレーション層４を形成
する。かくして半導体層６上の夫々所要個所にアイソレ
ーション層４および酸化珪素絶縁膜５が形成され、その
後蒸着、リフトオフにてゲート電極１とソース・ドレイ
ン電極２を形成することにより、図１に示す電界効果ト
ランジスタが得られる。
膜を除去した個所をフオトレジストにてパターニング
し、ゲート電極形成個所とレジスタパターンの周りに硼
素（Ｂ）のイオン注入にてアイソレーション層４を形成
する。かくして半導体層６上の夫々所要個所にアイソレ
ーション層４および酸化珪素絶縁膜５が形成され、その
後蒸着、リフトオフにてゲート電極１とソース・ドレイ
ン電極２を形成することにより、図１に示す電界効果ト
ランジスタが得られる。
【００１３】このように、この発明ではゲート電極１と
アイソレーション層４との間に破壊電圧の高い酸化珪素
絶縁膜５を設けたことによって、アイソレーション層上
のゲート電極とドレイン電極間の絶縁耐圧を向上させる
ことができる。なお、この発明の構造においては、ゲー
トフィンガーのソース・ドレイン電極入口部でのアイソ
レーション界面は段差があって、ゲート電極の断線が懸
念されるが、ゲートフィンガー方向を〔０１１〕方向に
取ることで図４に示すようにリセスエッチング面を順メ
サ方向とすることにより防止することができる。また順
メサ部では能動層の厚膜領域があるが、この領域はゲー
ト電極による空乏層および表面空乏層により空乏化して
おり、ピンチオフ特性を劣化させることはない。また、
厚膜領域幅ＷのＲＦ特性の影響はゲート幅Ｗｇが充分大
きいため無視することができる。
アイソレーション層４との間に破壊電圧の高い酸化珪素
絶縁膜５を設けたことによって、アイソレーション層上
のゲート電極とドレイン電極間の絶縁耐圧を向上させる
ことができる。なお、この発明の構造においては、ゲー
トフィンガーのソース・ドレイン電極入口部でのアイソ
レーション界面は段差があって、ゲート電極の断線が懸
念されるが、ゲートフィンガー方向を〔０１１〕方向に
取ることで図４に示すようにリセスエッチング面を順メ
サ方向とすることにより防止することができる。また順
メサ部では能動層の厚膜領域があるが、この領域はゲー
ト電極による空乏層および表面空乏層により空乏化して
おり、ピンチオフ特性を劣化させることはない。また、
厚膜領域幅ＷのＲＦ特性の影響はゲート幅Ｗｇが充分大
きいため無視することができる。
【００１４】
【発明の効果】以上説明したように、この発明の電界効
果トランジスタによれば、イオン注入により形成したア
イソレーション層とゲート電極との間に酸化珪素絶縁膜
を形成したので、アイソレーション層上のゲート電極と
ドレイン電極間の絶縁耐圧をこの酸化珪素絶縁膜によっ
て向上させることができ、高ゲート耐圧特性を有する高
性能の電界効果トランジスタを得ることができる。
果トランジスタによれば、イオン注入により形成したア
イソレーション層とゲート電極との間に酸化珪素絶縁膜
を形成したので、アイソレーション層上のゲート電極と
ドレイン電極間の絶縁耐圧をこの酸化珪素絶縁膜によっ
て向上させることができ、高ゲート耐圧特性を有する高
性能の電界効果トランジスタを得ることができる。
【図１】この発明の一実施例よりなる電界効果トランジ
スタを示す配置図である。
スタを示す配置図である。
【図２】図１中のＡ−Ａ線側断面図である。
【図３】図１中のＢ−Ｂ線側断面図である。
【図４】図１中のＣ−Ｃ線側断面図である。
【図５】従来の電界効果トランジスタを示す配置図であ
る。
る。
【図６】イオン注入によるアイソレーション層の絶縁破
壊特性を示す線図である。
壊特性を示す線図である。
【図７】ゲートフィンガーのアイソレーション界面部の
拡大図である。
拡大図である。
１ ゲート電極 ２ ソース・ドレイン電極 ３ リセス ３ａ リセス端 ４ 注入アイソレーション層 ５ 酸化珪素絶縁膜 ６ 導電型ｎ−ＧａＡｓ半導体層
Claims (1)
- 【請求項１】 表面に導電型半導体層を有する化合物半
導体基板上に形成された電界効果トランジスタにおい
て、イオン注入により形成されたアイソレーション領域
のゲート電極形成個所の該アイソレーション領域とゲー
ト電極との間に絶縁膜を有することを特徴とする電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033354A JPH05235045A (ja) | 1992-02-20 | 1992-02-20 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033354A JPH05235045A (ja) | 1992-02-20 | 1992-02-20 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235045A true JPH05235045A (ja) | 1993-09-10 |
Family
ID=12384248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4033354A Pending JPH05235045A (ja) | 1992-02-20 | 1992-02-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235045A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288305A (ja) * | 1995-04-20 | 1996-11-01 | Nec Corp | 電界効果トランジスタ |
| JP2005209969A (ja) * | 2004-01-23 | 2005-08-04 | Oki Electric Ind Co Ltd | 半導体素子及びその製造方法 |
| US9362268B2 (en) | 2011-07-25 | 2016-06-07 | Renesas Electronics Corporation | Semiconductor integrated circuit device with transistor and non-transistor regions |
| JP2022145319A (ja) * | 2021-03-19 | 2022-10-04 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-02-20 JP JP4033354A patent/JPH05235045A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288305A (ja) * | 1995-04-20 | 1996-11-01 | Nec Corp | 電界効果トランジスタ |
| JP2005209969A (ja) * | 2004-01-23 | 2005-08-04 | Oki Electric Ind Co Ltd | 半導体素子及びその製造方法 |
| US9362268B2 (en) | 2011-07-25 | 2016-06-07 | Renesas Electronics Corporation | Semiconductor integrated circuit device with transistor and non-transistor regions |
| JP2022145319A (ja) * | 2021-03-19 | 2022-10-04 | 株式会社東芝 | 半導体装置 |
| US12027614B2 (en) | 2021-03-19 | 2024-07-02 | Kabushiki Kaisha Toshiba | Semiconductor device |
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