JPH09247137A

JPH09247137A - 位相誤差検出回路及びデジタルｐｌｌ回路

Info

Publication number: JPH09247137A
Application number: JP8073034A
Authority: JP
Inventors: Shinichi Fukuda; 伸一福田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-03-05
Filing date: 1996-03-05
Publication date: 1997-09-19
Anticipated expiration: 2016-03-05
Also published as: JP3564858B2

Abstract

(57)【要約】【課題】パーシャルレスポンス等化波形に対応して簡
易な構成で精度よく位相誤差情報を検出できるデジタル
ＰＬＬ回路を実現する。【解決手段】位相誤差検出回路は、再生クロックでサ
ンプルされた入力データについて第１、第２のしきい値
ＴＨ_U ，ＴＨ_L を生成し、順次入力されるサンプルデー
タについて第１、第２のしきい値を用いて３値判定
『１』『０』『−１』を行なう。さらに３値判定結果か
ら連続した２つのサンプルデータの間の期間における入
力信号のエッジを検出する。そしてエッジが検出された
際に、その２つのサンプルデータの値と、第１又は第２
のしきい値を用いて、入力信号と再生クロックの間の位
相誤差ｅｒを検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパーシャルレスポン
ス等化波形とされた入力信号に同期した発振周波数（再
生クロック）を得ることのできるデジタル方式のＰＬＬ
（フェイズ・ロックド・ループ）回路、及びその位相誤
差検出回路に関するものである。

【０００２】

【従来の技術】例えば磁気テープに記録したデジタルデ
ータを再生するデジタルオーディオテーププレーヤ（い
わゆるＤＡＴレコーダ／プレーヤ）などでは、記録再生
ヘッドとして磁気ヘッドが用いられる。そして磁気ヘッ
ドにより検出された再生信号は、等化器を用いて波形等
化された後、データを再生するようにされている。ま
た、データ再生のために、ビット抜き出しのための再生
クロック（いわゆるビットクロック信号）が必要とされ
るが、このような、読出情報に同期したクロックを生成
するためには、一般にＰＬＬ回路が用いられる。

【０００３】ＰＬＬ回路としては従来よりアナログ回路
として形成されることが多かったが、近年ではＰＬＬ回
路のデジタル化も進んでいる。デジタルＰＬＬ回路は、
位相誤差検出部、誤差信号のフィルタリング処理部、ク
ロック発振回路部をデジタル化することで実現される。

【０００４】

【発明が解決しようとする課題】ところで例えばＤＡＴ
方式では、磁気テープから読み出した信号の等化処理に
関しては、伝達特性がＤＣまで伸びた等化方式であるク
ラス１パーシャルレスポンス方式（ＰＲ(1,1) 方式もし
くはＰＲ１方式とも呼ばれる）が採用されることが多
い。クラス１パーシャルレスポンス等化波形は、図３０
に示すように上下２段のアイパターンとなり、即ち
『１』『０』『−１』の３値にデコードされるものであ
る。ＰＬＬ回路で入力信号に同期した再生クロックを生
成することを考える場合、入力信号のエッジ（例えばゼ
ロクロスポイント）を検出し、そのエッジタイミングと
再生クロックタイミングの位相ずれから再生クロック位
相を制御することになるが、図３０のようなパーシャル
レスポンス等化波形をＰＬＬ回路の入力信号として考え
た場合、入力信号のエッジとは、検出点レベルが推移す
るタイミングとなり、つまり『１』→『０』、『０』→
『−１』、『０』→『１』、『−１』→『０』の４通り
である。このような４通りのパターンを検出してそのエ
ッジタイミングの位相誤差から再生クロック発振動作の
制御を行なえば良いわけであるが、ＰＬＬ回路をデジタ
ル化したものを考えると、パーシャルレスポンス等化波
形に適合した簡単な構成で実現されるデジタルＰＬＬ回
路はなく、そのようなデジタルＰＬＬ回路及びそれを実
現するための簡単な構成の位相誤差検出回路が求められ
ていた。

【０００５】また、ＰＬＬ回路をデジタル化した場合、
積分等化波形である入力信号をデジタルデータに変換
し、そのデジタルデータを用いていわゆるＰＬＬ動作、
つまり位相誤差検出に応じた発振周波数制御動作が実行
されることになるが、入力信号のエッジタイミングは、
サンプリングデータを３値化した時の値が『１』→
『０』、『０』→『−１』、『０』→『１』、『−１』
→『０』のように推移することで検出できる。ところが
入力信号の実際のエッジタイミングは推移を検出した２
つのサンプリングデータの中間となるどこかのタイミン
グである。

【０００６】このためサンプリング周波数が低いと、そ
れだけ実際のエッジタイミングと検出されるエッジタイ
ミングの間の誤差（サンプリング誤差）が大きいものと
なり、従って入力信号のエッジとＰＬＬ回路で発生され
る再生クロックについての位相誤差を精度よく検出する
ためには、サンプリング周波数を、例えば再生クロック
の数倍から数１０倍という高いものを用いることが必要
になる。

【０００７】サンプリングクロックとしてはマスターク
ロック（もしくはマスタークロックから生成されたクロ
ック）を用いることが一般的であるが、このため、必要
とされる再生クロックの周波数が高くなれば、それだけ
マスタークロック周波数も高くすることが必要になる。
マスタークロックとして利用できる周波数にも限界があ
るため、このようなデジタルＰＬＬ回路は容易に実現で
きないという問題がある。また、サンプルデータの値を
用いた補間演算などで入力信号のエッジタイミングの推
定演算を精度よく行なうことも可能であるが、回路規模
の増大や複雑化は避けられない。

【０００８】これらの事情から、パーシャルレスポンス
等化波形に適合し、さらに回路規模の増大を伴わないで
簡易な誤差検出方式によりサンプリング誤差なく高精度
な誤差検出を行なうことのできるデジタル方式の位相誤
差検出回路及びそれを用いたデジタルＰＬＬ回路が求め
られていた。

【０００９】

【課題を解決するための手段】本発明はこのような事情
に応じて、簡易な構成で精度よく位相誤差情報を検出で
きるデジタル方式の位相誤差検出回路及びそれを用いた
デジタルＰＬＬ回路を実現することを目的とする。

【００１０】このため位相誤差検出回路としては、しき
い値生成手段と、３値判定手段と、エッジ検出手段と、
誤差検出手段とから構成する。しきい値生成手段はパー
シャルレスポンス等化波形である入力信号が再生クロッ
クでサンプルされたデータについて３値判定を行なうた
めの第１、第２のしきい値を、サンプルデータから生成
する。３値判定手段は順次入力されるサンプルデータに
ついて第１、第２のしきい値を用いて３値判定を行な
う。エッジ検出手段は３値判定手段による判定結果によ
り、連続した２つのサンプルデータの間の期間における
入力信号のエッジを検出する。誤差検出手段は、エッジ
検出手段でエッジが検出された際に、その２つのサンプ
ルデータの値と、第１又は第２のしきい値を用いて、入
力信号と再生クロックの間の位相誤差を検出する。

【００１１】またＰＬＬ回路としては、再生クロックを
出力するクロック発振出力手段と、クロック発振出力手
段からの再生クロックをサンプリングクロックとして用
い、パーシャルレスポンス等化された入力信号をデジタ
ルサンプルデータに変換する変換手段と、変換手段によ
り得られたサンプルデータから、入力信号とクロック発
振出力手段からの再生クロックの間の位相誤差情報を検
出し、当該位相誤差が少なくなるようにクロック発振出
力手段の発振出力を制御する位相誤差検出手段とを設け
る。そして位相誤差検出手段は、変換手段から供給され
るサンプルデータについて３値判定を行なうための第
１、第２のしきい値をサンプルデータから生成し、順次
入力されるサンプルデータについて第１、第２のしきい
値を用いて３値判定を行なう。そして、その３値判定結
果により、連続した２つのサンプルデータの間の期間に
おける入力信号のエッジを検出する。エッジが検出され
た際には、その２つのサンプルデータの値と第１又は第
２のしきい値を用いて、入力信号と再生クロックの間の
位相誤差を検出する。このようなデジタルＰＬＬ回路で
は、マスタークロックを用いず、かつサンプリング誤差
も含んで位相誤差に応じたクロック発振出力周波数の制
御が行なわれることになる。そして精度の良い位相誤差
検出動作もきわめて簡単な回路構成で実現される。

【００１２】また、このようなデジタルＰＬＬ回路にお
いて、変換手段から出力されるサンプルデータは、ＤＣ
オフセット除去手段を介してから位相誤差検出手段に入
力されるように構成する。これにより、入力信号にＤＣ
オフセットが生じていても位相誤差検出が正確に行なわ
れるようにし、ＰＬＬ回路の安定性を維持する

【００１３】また、このようにＤＣオフセット除去手段
を介したサンプルデータが入力されるときは、位相誤差
検出手段では、入力されるサンプルデータを整流し、整
流値から第１のしきい値を生成し、第１のしきい値の極
性を反転させて第２のしきい値を生成するようにするこ
とで、回路構成をより簡略化する。

【００１４】またＤＣオフセット除去手段を介していな
いサンプルデータが入力される位相誤差検出手段では、
入力されるサンプルデータについてＤＣオフセット値を
抽出するとともに、ＤＣオフセット値を除去したサンプ
ルデータを整流し、整流値から第１のしきい値を生成
し、第１のしきい値の極性を反転させて第２のしきい値
を生成する。そしてこの第１、第２のしきい値それぞれ
からＤＣオフセット値を付加した値を用いて、入力され
るサンプルデータについての３値判定及び位相誤差検出
を実行するように構成する。このようにすれば、３値判
定及び位相誤差検出を行なうサンプルデータの伝送系に
はＤＣオフセット除去手段を配さなくてよいものとな
る。

【００１５】さらにこのようなデジタルＰＬＬ回路にお
いて、変換手段から出力されるサンプルデータについ
て、そのエンベロープ値が略一定になるように制御する
データレベル制御手段を設ける。もしくは、位相誤差検
出手段が入力されるサンプルデータについてのエンベロ
ープ値を検出し、このエンベロープ値と、サンプルデー
タの値及び第１又は第２のしきい値を用いて検出された
位相誤差情報との間で割算処理を行なって、その割算結
果を位相誤差情報として出力するようにする。これらの
動作により、入力信号にレベル変動が生じても位相誤差
検出動作に影響を与えず、むやみに応答性が変動してし
まうことがなくなる。

【００１６】

【発明の実施の形態】以下、図１〜図２９により本発明
の実施の形態となる位相誤差検出回路及びデジタルＰＬ
Ｌ回路の各種例を次の順序で説明する。１．デジタルＰＬＬ回路の全体構成２．第１のデジタルＰＬＬ回路における位相誤差検出器
例３．第２のデジタルＰＬＬ回路例４．第３のデジタルＰＬＬ回路例５．第４のデジタルＰＬＬ回路例６．第５のデジタルＰＬＬ回路例７．第６のデジタルＰＬＬ回路例８．第７のデジタルＰＬＬ回路例

【００１７】１．デジタルＰＬＬ回路の全体構成図１は本例のデジタルＰＬＬ回路のブロック図を示して
いる。このデジタルＰＬＬ回路はＡ／Ｄ変換器２、位相
誤差検出器３、ローパスフィルタ４、加算器５、発振器
６、周期測定部７を有している。

【００１８】発振器６としては、アナログ発振回路を用
いるようにしてもよいが、本例の場合、この発振器６と
しては発振周波数を可変としたリングオシレータを用い
ている。本例のデジタルＰＬＬ回路では特に位相誤差検
出器３の構成及び動作について大きな特徴を有するもの
であるが、デジタルＰＬＬ回路全体及び位相誤差検出器
３の説明に先立ち、発振器６とされるリングオシレータ
について図３〜図５で説明しておく。

【００１９】まず図３によりリングオシレータの原理を
説明する。リングオシレータは基本的には奇数個のイン
バータがリング状に直列接続されて形成される。図３は
５個のインバータＩＶ１〜ＩＶ５が直列接続されてルー
プが形成されているリングオシレータの例を示してい
る。既知のとおりインバータは入出力が異なる論理状態
（例えば入力が『Ｈ』で出力が『Ｌ』）で安定となる
が、図３のように奇数個のインバータが直列にループ接
続された場合は、常にどこかのインバータで入出力が同
じ論理状態とならざるを得ない。このような状態を本明
細書では矛盾状態とよぶこととする。

【００２０】あるインバータが矛盾状態となると、その
インバータは出力される論理状態を反転させることで安
定となるが、これによって同時に、次に接続されたイン
バータが矛盾状態となる。リングオシレータとは、この
動作により矛盾状態が順次推移していくことで、確実に
発振が約束された回路である。その発振周期は、１つの
インバータの入力変化から出力変化までの時間遅延をτ
inv とすると、Ｎ段（図３の例は５段）のリングオシレ
ータによる発振周期は２Ｎτinv となる。ただし、簡単
のため、インバータの出力が『Ｈ』→『Ｌ』となるとき
の遅延時間とインバータの出力が『Ｌ』→『Ｈ』となる
ときの遅延時間は同じτinv となるとしている。

【００２１】図３（ａ）での各インバータＩＶ１〜ＩＶ
５についての入出力〜の論理状態は図３（ｂ）に示
される。まずインバータＩＶ１に着目すると、インバー
タＩＶ１の入力が『Ｌ』となっている時点ではインバ
ータＩＶ１の出力は『Ｈ』であり安定しているが、入
力が『Ｈ』となることでインバータＩＶ１が矛盾状態
となる。

【００２２】この矛盾状態はインバータＩＶ１の出力
が『Ｌ』となることで解消されるが、この反転のための
遅延時間が図３（ｂ）に示すτinv となる。インバータ
ＩＶ１の出力（＝インバータＩＶ２の入力）が
『Ｌ』となることでつづいてインバータＩＶ２が矛盾状
態となるが、τinv 後にインバータＩＶ２の出力が反
転され、インバータＩＶ２が安定する。そしてインバー
タＩＶ３が矛盾状態となる。

【００２３】つまり〜の各点での論理状態は、矛盾
状態の伝ぱんが一巡した時点で変化することになり、従
って『Ｈ』又は『Ｌ』が継続する幅（時間）は、図３の
ように５段のインバータＩＶ１〜ＩＶ５による回路では
５τinv となる。例えばの点から信号を取り出すと、
図３（ｂ）のの信号が得られ、つまり２×５τinv の
周期の信号（クロック）を得ることができる。

【００２４】このようなリングオシレータにおいて、ル
ープに含まれるインバータの段数を変化させるようにす
れば、可変周波数発生器を実現することができる。図４
は可変発振周波数リングオシレータのブロック図であ
る。このリングオシレータでは１２７個のインバータＩ
Ｖ１〜ＩＶ１２７が直列接続されている。なお説明上、
インバータＩＶ２，ＩＶ３をインバータグループＧＰ
２、インバータＩＶ４，ＩＶ５をインバータグループＧ
Ｐ３・・・・・インバータＩＶ１２６，ＩＶ１２７をインバ
ータグループＧＰ６４と呼ぶこととする。各インバータ
ＩＶ１〜ＩＶ１２７の入力変化から出力変化までの時間
遅延は１／２τinv とし、従って各インバータグループ
ＧＰ２〜ＧＰ６４についてみると、２つのインバータの
論理反転が行なわれる時の遅延時間はτinv となる。ま
た、インバータＩＶ１の前段にバッファ部４３が接続さ
れているとしたときに、バッファ部４３とインバータＩ
Ｖ１における遅延時間をτbiasとする。

【００２５】インバータＩＶ１及び各インバータグルー
プＧＰ２〜ＧＰ６４の出力点は、それぞれセレクタ４１
の各端子Ｌ１〜Ｌ６４に接続されている。セレクタ４１
は、セレクタ制御部４２からの制御に基づいて、端子Ｌ
１〜Ｌ６４の６４個の選択ポイントの内の１つを選択
し、その接続された端子をバッファ部４３を介してイン
バータＩＶ１の入力としている。従って、端子Ｌ１が選
択された場合はインバータＩＶ１のみのループが形成さ
れ、端子Ｌ２が選択された場合はインバータＩＶ１〜Ｉ
Ｖ３による３個のインバータによるループが形成され
る。また端子Ｌ６４が選択された場合は、インバータＩ
Ｖ１〜ＩＶ１２７による１２７個のインバータによるル
ープが形成される。

【００２６】このリングオシレータにおいてインバータ
ＩＶ１の出力を端子８からリングオシレータによる発振
出力ＣＫｐ（図１のＰＬＬ回路で端子８から出力される
再生クロックＣＫｐ）として取り出すとすると、セレク
タ４１の接続状態により、再生クロックＣＫｐとしては
６４種類の周波数に可変することができる。再生クロッ
クＣＫｐの周期は、２（τbias＋Ｎ・τinv ）としてあ
らわされる。なお、ＮはＧＰ２〜ＧＰ６４の６３個のイ
ンバータグループのうちで、発振ループに含まれるイン
バータグループの数とする。図５（ａ）〜（ｅ）には６
４種類のうちの５種類を例示した。

【００２７】即ち、セレクタ４１で端子Ｌ１が選択され
ているときは、インバータＩＶ１のみによるループで発
振が発生するため、遅延時間τbiasにより図５（ａ）の
ように２τbiasの周期の再生クロックが発振出力ＣＫｐ
として得られる。またセレクタ４１で端子Ｌ２が選択さ
れているときは、インバータＩＶ１〜ＩＶ３にによるル
ープで発振が発生するため、図５（ｂ）のように２（τ
bias＋τinv ）の周期の再生クロックが発振出力ＣＫｐ
として得られる。同様に、セレクタ４１で端子Ｌ３，Ｌ
４・・・・・・Ｌ６４のいずれかが選択されているときは、そ
れぞれ図５（ｃ）（ｄ）（ｅ）のように２（τbias＋２
τinv ）２（τbias＋３τinv ）・・・・・・２（τbias＋６
３τinv ）の周期の再生クロックが発振出力ＣＫｐとし
て得られることになる。

【００２８】つまりこのリングオシレータでは、セレク
タ制御部４２がセレクタ４１における接続端子を可変制
御することで、出力される再生クロックＣＫｐの周波数
を６４段階に可変制御できることになる。

【００２９】例えばこのようなリングオシレータを図１
のデジタルＰＬＬ回路において発振器６として採用する
場合、発振器６に対する制御入力を行なう部位、即ちＡ
／Ｄ変換器２、位相誤差検出器３、ローパスフィルタ
４、加算器５、周期測定部７が、図４におけるセレクタ
制御部４２として機能することにより、デジタルＰＬＬ
回路が実現される。

【００３０】図１のデジタルＰＬＬ回路に対しては、端
子１にクラス１パーシャルレスポンス方式（ＰＲ(1,1)
）で等化された信号が入力される。このデジタルＰＬ
Ｌ回路はクラス１パーシャルレスポンス等化された入力
信号に対して同期した再生クロックＣＫｐを発生させる
ものである。端子１からの入力信号はＡ／Ｄ変換器２に
おいて例えば８ビットのデジタルデータに変換される。
このＡ／Ｄ変換器２に対しては、発振器６の発振出力で
ある再生クロックＣＫｐが供給され、この再生クロック
ＣＫｐがサンプリングクロックとして用いられている。

【００３１】Ａ／Ｄ変換器２から出力されるデジタルデ
ータ（サンプルデータＳ）は、位相誤差検出器３におい
て再生クロックＣＫｐとの間の位相誤差が検出される。
そしてその位相誤差情報ｅｒはローパスフィルタ４、加
算器５を介して発振器６に供給される。

【００３２】上述のように発振器６は例えば図４のよう
なリングオシレータで形成されているが、位相誤差情報
ｅｒがセレクタ４１で選択する選択ポイントの値とされ
ることになり、つまり発振器６において、位相誤差情報
ｅｒに応じて端子８から出力される再生クロックＣＫｐ
の周波数が可変制御されることになる。この動作によ
り、入力信号に同期した再生クロックＣＫｐが生成され
る。

【００３３】なお、リングオシレータを用いた発振器６
ではいわゆる自走発振周波数がないため、入力のない状
態を仮定したときの基準となる発振周波数を設定しなけ
ればならない。つまり、基準となる発振周波数を得るた
めのセレクタ４１における選択ポイントを設定しておか
なければならない。このため、周期測定部７がその基準
となる選択ポイントに相当する値を出力するようにして
いる。周期測定部７からの出力値はローパスフィルタ４
の出力値、つまり位相誤差情報ｅｒと、加算器５におい
て加算されて発振器６に供給されるようにしている。

【００３４】従って、位相誤差検出器３で検出された誤
差情報に基づく選択ポイントの値と、周期測定部７から
出力される基準周波数としての選択ポイントの値が加算
された値が、発振器６内のセレクタ４１で選択されるべ
き選択ポイントの値となり、これによって入力信号の位
相誤差状態に応じて、発振周波数が基準周波数を中心と
して適正にコントロールされることになる。

【００３５】また、周期測定部７では再生クロックＣＫ
ｐの周期を基準チャネルクロックに基づいて測定してお
り、例えばＰＬＬロックレンジから外れているか否かを
検出している。そして、再生クロックＣＫｐが所定の周
波数レンジから外れたような場合には、それに応じて基
準となる発振周波数、即ちセレクタ４１での選択ポイン
トを変更するような値を出力する。さらに、このＰＬＬ
回路が例えばＤＡＴ再生装置などにおける再生クロック
生成のために用いられる場合などでは、動作モード（再
生／早送りなどの各種モード）に応じて所定の基準発振
周波数が得られるように選択ポイントを設定するように
してもよい。

【００３６】このように本例のデジタルＰＬＬ回路で
は、Ａ／Ｄ変換器２までをも帰還ループに含めるように
３、このような構成により、サンプリング誤差による精
度低下のない再生クロックＣＫｐを得ることができるよ
うにするとともに、位相誤差検出器３においては非常に
簡易な構成で精度の高い位相誤差検出動作が実行される
ようにされている。

【００３７】図２は本例における位相誤差検出動作のイ
メージを示している。図２（ａ）は端子１への入力信
号、図２（ｂ）は発振器６から出力される再生クロック
ＣＫｐを示している。Ａ／Ｄ変換器２では、図２（ｂ）
に示す再生クロックＣＫｐの立上りタイミング（検出
点）で図２（ａ）のような入力信号に対するサンプリン
グを行ない、Ｓ０，Ｓ１，Ｓ２，Ｓ３・・・・として示すよ
うな８ビット値（図１のサンプルデータＳ）を位相誤差
検出器３に出力する。

【００３８】位相誤差検出器３では、入力されたサンプ
ルデータＳについて『１』『０』『−１』の３値判定を
行なうが、まずこの３値判定を行なうために正のしきい
値ＴＨ_U と負のしきい値ＴＨ_L を生成する。正のしきい
値ＴＨ_U は、『１』『０』のしきい値であり、負のしき
い値ＴＨ_L は、『０』『−１』のしきい値である。詳し
くは後述するが、この正のしきい値ＴＨ_U と負のしきい
値ＴＨ_L は入力されるサンプルデータＳの平均演算等に
より生成する。正のしきい値ＴＨ_U と負のしきい値ＴＨ
_L を生成したら、それを用いて順次入力されてくるサン
プルデータＳの３値判定を行なう。

【００３９】連続した２つのサンプルデータについての
３値判定結果として、『１』→『０』、『０』→『−
１』、『０』→『１』、『−１』→『０』のうちのいず
れかの推移状態が観測されたら、その２つのサンプルデ
ータの間のタイミングで入力信号のエッジが存在するこ
とになる。例えば図２の例では、サンプルデータＳ１，
Ｓ２の間は、『１』→『０』の推移が検出される。これ
によりサンプルデータＳ１〜Ｓ２の期間において、入力
信号にはエッジが存在していることがわかる。またサン
プルデータＳ４，Ｓ５の間は、『０』→『−１』の推移
が検出され、サンプルデータＳ４〜Ｓ５の期間におい
て、入力信号にはエッジが存在していることが検出され
る。

【００４０】或る２つのサンプルデータの間に入力信号
のエッジ（３値間の推移タイミング）が存在することを
確認したら、そのときの２つのサンプルデータと正のし
きい値ＴＨ_U もしくは負のしきい値ＴＨ_L を用いて、位
相誤差情報、つまり位相誤差の方向（進み／遅れ）と位
相誤差量を検出する。

【００４１】例えばサンプルデータＳ１，Ｓ２の間のタ
イミングで入力信号のエッジが存在が確認されたら、サ
ンプルデータＳ１，Ｓ２から破線で示すように直線補間
演算を行なう。サンプルデータＳ１，Ｓ２間のエッジと
は補間直線が正のしきい値ＴＨ_U と交差するタイミング
となる。この補間直線のエッジと再生クロックＣＫｐの
位相誤差ＰＥ１は、即ち検出すべき位相誤差となるが、
この位相誤差の方向及び量は、矢印ｅｒ１の値とするこ
とができる。つまり、再生クロックＣＫｐのエッジ時点
での、補間直線の値である。この直線補間値の値ｅｒ１
は、位相誤差情報ｅｒとされ、その値（絶対値）が位相
誤差量となり、また極性が誤差の方向となる。この場合
はｅｒ１となる位相誤差量だけ、クロックＣＫｐの位相
が進んでいる（入力信号の位相が遅れている）ことが検
出される。

【００４２】またサンプルデータＳ４，Ｓ５の間のタイ
ミングで入力信号のエッジが存在が確認された場合も同
様に、サンプルデータＳ４，Ｓ５から破線で示すように
直線補間演算を行なう。サンプルデータＳ４，Ｓ５間の
エッジとは補間直線が負のしきい値ＴＨ_L と交差するタ
イミングとなる。この補間直線のエッジと再生クロック
ＣＫｐの位相誤差ＰＥ２が検出すべき位相誤差となる
が、上記の場合と同様に、再生クロックＣＫｐのエッジ
時点での補間直線の値でｅｒ２が位相誤差情報ｅｒとさ
れる。その値（絶対値）が位相誤差量となり、また極性
が誤差の方向となる。この場合はｅｒ２となる位相誤差
量だけ、クロックＣＫｐの位相が遅れている（入力信号
の位相が進んでいる）ことが検出される。

【００４３】本例のＰＬＬ回路では、このようにして検
出された位相誤差に応じて発振器６での発振周波数を制
御することで、入力信号に同期した再生クロックＣＫｐ
を得ることができる。

【００４４】また、入力信号の本来のエッジと再生クロ
ックＣＫｐによりサンプルされたデータから検出される
エッジの間は、いわゆるサンプリング誤差を含むものと
なっている。つまり、サンプリングタイミングが必ず入
力信号のエッジタイミングと一致しないかぎりはそのタ
イミング誤差が発生するものであるが、いくらサンプリ
ング周波数を高くしてもこのようなタイミング誤差を解
消することは不可能である。

【００４５】ところが本例の場合、Ａ／Ｄ変換器２のサ
ンプリングクロックにも発振器６で得られる再生クロッ
クＣＫｐが用いられることから、サンプリングクロック
自体もＰＬＬ動作において可変制御される。そしてこれ
によって、位相誤差検出器３で算出される位相誤差情報
ｅｒには、最終的にはサンプリング誤差分も含まれるこ
とになり、つまり、本例の場合、入力信号と再生クロッ
クＣＫｐの位相誤差がなくなるように再生クロックＣＫ
ｐ周波数が制御される動作に際に、サンプリング誤差分
も解消されていくように推移していき、ロック状態にお
いてはサンプリング誤差のない状態で入力信号に同期し
た再生クロックＣＫｐが得られることになる。

【００４６】２．第１のデジタルＰＬＬ回路における位
相誤差検出器例図２で説明したような位相誤差検出を行なうための位相
誤差検出器３の構成及び動作について図６〜図１６で説
明していく。

【００４７】図６は図１に示した位相誤差検出器３のブ
ロック図を示している。この位相誤差検出器３は、しき
い値生成部１１、３値判定部１２、エッジ検出部１３、
誤差検出部１４から構成される。そして、誤差検出部１
４の出力ｅｒとは、即ち位相誤差の量及び方向を示す位
相誤差情報となり、図１におけるローパスフィルタ４に
入力される信号となる。

【００４８】上述したように端子１からの入力信号はＡ
／Ｄ変換器２において再生クロックＣＫｐがサンプリン
グクロックとして用いられて８ビットデジタルデータに
変換されるが、そのサンプルデータＳは位相誤差検出器
３における、しきい値生成部１１、３値判定部１２、誤
差検出部１４のそれぞれに供給される。

【００４９】しきい値生成部１１は、図２で説明したよ
うに、入力されるサンプルデータＳを３値判定するた
め、及び位相誤差情報ｅｒの算出のために用いる正のし
きい値ＴＨ_U と負のしきい値ＴＨ_L を、サンプルデータ
Ｓから算出する動作を行なう。

【００５０】しきい値生成部１１の回路構成及び動作は
図７、図８に示される。図７からわかるように、しきい
値生成部１１に入力されるサンプルデータＳは平均値演
算部５１、正サンプル選別部５２、負サンプル選別部５
３に入力される。平均値演算部５１では、入力されるサ
ンプルーデータＳについて常時所要のサンプル数のサン
プルの平均値をとり、入力されるサンプルーデータＳの
全てを対象としてその平均値ｃ１を出力する。この平均
値演算部５１のほか、図７に示される各平均値演算部５
４，５７，６１，６２，６３については、ローパスフィ
ルタ回路を採用することが適当である。

【００５１】平均値ｃ１は正サンプル選別部５２、負サ
ンプル選別部５３に供給される。正サンプル選別部５２
では、入力されるサンプルデータＳと平均値ｃ１を比較
し、平均値ｃ１を越えた値となるサンプルデータのみを
出力する。逆に負サンプル選別部５３では、入力される
サンプルデータＳと平均値ｃ１を比較し、平均値ｃ１よ
り小さい値となるサンプルデータのみを出力する。図８
に示すように平均値ｃ１は全サンプルデータＳの平均と
なるが、正サンプル選別部５２からは、図中『・』で示
す平均値ｃ１を越えた値のサンプルデータＳが出力され
ることになり、逆に負サンプル選別部５３からは、図中
『×』で示す平均値ｃ１より小さい値のサンプルデータ
が出力されることになる。

【００５２】『・』で示すサンプルデータは、図７の平
均値演算部５４、ａ１以上選別部５５、ａ１未満選別部
５６に供給される。平均値演算部５４で算出される平均
値ａ１は図８に示すように、平均値ｃ１以上のサンプル
データについて対象とした平均値となる。この平均値ａ
１はａ１以上選別部５５、ａ１未満選別部５６に供給さ
れる。

【００５３】ａ１以上選別部５５では、図８に『・』で
示した平均値ｃ１を越えた値のサンプルデータＳのうち
で、さらに平均値ａ１以上の値となっているサンプルデ
ータＳを選別し、平均値演算部６１に出力する。ａ１未
満選別部５６では、図８に『・』で示した平均値ｃ１を
越えた値のサンプルデータＳのうちで、平均値ａ１未満
の値となっているサンプルデータＳを選別し、加算器６
０に出力する。

【００５４】図８に『×』で示す、負サンプル選別部５
３から出力されるサンプルデータは、平均値演算部５
７、ｂ１以上選別部５８、ｂ１未満選別部５９に供給さ
れる。平均値演算部５７で算出される平均値ｂ１は図８
に示すように、平均値ｃ１より小さいサンプルデータに
ついて対象とした平均値となる。この平均値ｂ１はｂ１
以上選別部５８、ｂ１未満選別部５９に供給される。

【００５５】ｂ１以上選別部５８では、図８に『×』で
示した平均値ｃ１より小さい値のサンプルデータＳのう
ちで、さらに平均値ｂ１以上の値となっているサンプル
データを選別し、加算器６０に出力する。ｂ１未満選別
部５６では、図８に『×』で示した平均値ｃ１より小さ
い値のサンプルデータＳのうちで、平均値ｂ１未満の値
となっているサンプルデータＳを選別し、平均値演算部
６３に出力する。

【００５６】ａ１以上選別部５５から出力されたサンプ
ルデータＳについては平均値演算部６１で平均値ａ２が
算出されるが、この平均値ａ２は、図８に示すようにａ
１以上のサンプルデータの平均値となる。つまり『１』
『０』『−１』の３値のうちで『１』に相当するサンプ
ルデータの平均値である。またｂ１未満選別部５９から
出力されたサンプルデータＳについては平均値演算部６
３で平均値ｂ２が算出されるが、この平均値ｂ２は、図
８に示すようにｂ１未満のサンプルデータの平均値とな
る。つまり『１』『０』『−１』の３値のうちで『−
１』に相当するサンプルデータの平均値である。

【００５７】さらに、ａ１未満選別部５６から出力され
るサンプルデータと、ｂ１以上選別部５８から出力され
るサンプルデータは加算器６０を介して平均値演算部６
２に供給され、平均値ｃ２が算出されるが、この平均値
ｃ２は、図８に示すようにｂ１以上ａ１未満のサンプル
データの平均値となる。つまり『１』『０』『−１』の
３値のうちで『０』に相当するサンプルデータの平均値
である。平均値ｃ２の値は平均値ｃ１とほぼ同じ値とな
る。

【００５８】平均値ａ２と平均値ｃ２については加算器
６４と割算器６６により、（ａ２＋ｃ２）／２の演算が
行なわれる。即ち『１』と『０』に相当するサンプルデ
ータの平均値が算出され、この値が『１』と『０』の値
の境界となる正のしきい値ＴＨ_U とされる。また平均値
ｂ２と平均値ｃ２については加算器６５と割算器６７に
より、（ｂ２＋ｃ２）／２の演算が行なわれる。即ち
『０』と『−１』に相当するサンプルデータの平均値が
算出され、この値が『０』と『−１』の値の境界となる
負のしきい値ＴＨ_L とされる。しきい値生成部１１の全
演算は例えば８ビットで行なわれ、従って正のしきい値
ＴＨ_U 、負のしきい値ＴＨ_L はそれぞれ８ビット値とし
て出力される。

【００５９】以上のようにしきい値生成部１１から出力
される正のしきい値ＴＨ_U と負のしきい値ＴＨ_L は、図
６に示すように誤差検出部１４と３値判定部１２に供給
される。３値判定部１２は、順次入力されてくる８ビッ
トのサンプルデータＳについて、正のしきい値ＴＨ_U と
負のしきい値ＴＨ_L を用いて２値判定し、判定値ａ４，
ｂ４を出力する。

【００６０】３値判定部１２は図９のようにコンパレー
タ７１、７２で形成することができる。各コンパレータ
７１、７２の一端にはサンプルデータＳが供給されると
ともに、コンパレータ７１の他端には正のしきい値ＴＨ
_U が、コンパレータ７２の他端には負のしきい値ＴＨ_L
が供給される。

【００６１】コンパレータ７１では、８ビットのサンプ
ルデータＳと正のしきい値ＴＨ_U を比較し、サンプルデ
ータＳのほうが大きければ１ビットの判定値ａ４として
『１』を出力し、正のしきい値ＴＨ_U のほうが大きけれ
ば判定値ａ４として『０』を出力する。コンパレータ７
２では、８ビットのサンプルデータＳと負のしきい値Ｔ
Ｈ_L を比較し、サンプルデータＳのほうが大きければ１
ビットの判定値ｂ４として『１』を出力し、負のしきい
値ＴＨ_U のほうが大きければ判定値ｂ４として『０』を
出力する。

【００６２】このような動作により、サンプルデータＳ
の３値レベルに応じて出力される判定値ａ４，ｂ４は、
図１０のようになる。つまり（ａ４，ｂ４）＝（１，
１）のときはサンプルデータＳの３値判定は『１』、
（ａ４，ｂ４）＝（０，１）のときはサンプルデータＳ
の３値判定は『０』、（ａ４，ｂ４）＝（０，０）のと
きはサンプルデータＳの３値判定は『−１』となる。

【００６３】判定値ａ４，ｂ４はエッジ検出部１３及び
誤差検出部１４に供給される。エッジ検出部１３は、連
続して入力されてくる判定値ａ４，ｂ４から、入力信号
にエッジ（３値間の推移ポイント）が存在したか否かを
検出する。エッジ検出部１３は例えば図１１のような回
路で実現できる。

【００６４】判定値ａ４はフリップフロップ８１とイク
スクルーシブオアゲート（ＥＸ−ＯＲゲート）８３に供
給される。判定値ｂ４はフリップフロップ８２とＥＸ−
ＯＲゲート８４に供給される。そしてフリップフロップ
８１，８２には再生クロック（＝サンプリングクロッ
ク）ＣＫｐがラッチクロックとして入力されている。

【００６５】従ってフリップフロップ８１の出力は再生
クロックＣＫｐで遅延させた１サンプル前の時点の判定
値ａ４’となり、つまりＥＸ−ＯＲゲート８３では、連
続した２つの時点の判定値ａ４，ａ４’の比較が行なわ
れることになる。そして、ＥＸ−ＯＲゲート８３で論理
レベルが異なれば『１』、同じであれば『０』の信号
が、正エッジ検出信号ａ５として出力される。

【００６６】連続した２つのサンプルデータについての
判定値ａ４，ａ４’が同じ値（１と１、もしくは０と
０）であれば、この２つのサンプルデータの間の期間に
おいては、入力信号の正のエッジ、つまり正のしきい値
ＴＨ_U を横切る状態が生じていないことになる。ところ
が、判定値ａ４，ａ４’が異なる値（１と０、もしくは
０と１）であることは、この２つのサンプルデータの間
の期間において入力信号が３値でみると『１』→『０』
又は『０』→『１』のように推移し、正のしきい値ＴＨ
_U を横切る状態、つまり正のエッジが存在していること
を意味することになる。即ち、正エッジ検出信号ａ５
は、入力信号が正のしきい値ＴＨ_U を横切る正のエッジ
が生じたタイミングで『１』となる信号となる。

【００６７】またフリップフロップ８２の出力は再生ク
ロックＣＫｐで遅延させた１サンプル前の時点の判定値
ｂ４’となり、ＥＸ−ＯＲゲート８４では、連続した２
つの時点の判定値ｂ４，ｂ４’の比較が行なわれる。そ
して、ＥＸ−ＯＲゲート８４で論理レベルが異なれば
『１』、同じであれば『０』の信号が、負エッジ検出信
号ｂ５として出力される。

【００６８】連続した２つのサンプルデータについての
判定値ｂ４，ｂ４’が同じ値であれば、この２つのサン
プルデータの間の期間においては、入力信号の負のエッ
ジ、つまり負のしきい値ＴＨ_L を横切る状態が生じてい
ないことになる。ところが判定値ｂ４，ｂ４’が異なる
値であることは、この２つのサンプルデータの間の期間
において入力信号が、３値でみると『−１』→『０』又
は『０』→『−１』のように推移し、負のしきい値ＴＨ
_L を横切る状態、つまり負のエッジが存在していること
を意味することになる。即ち、負エッジ検出信号ｂ５
は、入力信号が負のしきい値ＴＨ_L を横切る負のエッジ
が生じたタイミングで『１』となる信号となる。

【００６９】また、正のエッジ、負のエッジのいづれ
も、入力信号について検出されたエッジであるため、エ
ッジ検出を示すエッジ検出信号ｅｇとしては、正エッジ
検出信号ａ５と負エッジ検出信号ｂ５をオアゲート８５
に入力した論理和により生成される。

【００７０】以上のようにエッジ検出部１３では、エッ
ジ検出の際に『１』となるエッジ検出値ｅｇを出力する
とともに、そのエッジが正のエッジであるときに『１』
となる正エッジ検出信号ａ５と、そのエッジが負のエッ
ジであるときに『１』となる負エッジ検出信号ｂ５を出
力する。これらは誤差検出部１４に供給される。

【００７１】誤差検出部１４は、エッジ検出部１３にお
いてエッジが検出されたタイミングにおいて、入力され
るサンプルデータＳと、正のしきい値ＴＨ_U 又は負のし
きい値ＴＨ_L を用いて位相誤差情報ｅｒを算出する。算
出の際に、正のしきい値ＴＨ_U と負のしきい値ＴＨ_L の
いづれを用いるかは、エッジ検出部１３からの正エッジ
検出信号ａ５、負エッジ検出信号ｂ５に基づいて判断す
る。誤差検出部１４の回路例は図１２に示される。

【００７２】しきい値生成部１１から出力される正のし
きい値ＴＨ_U はスイッチ９１のｔ_U端子に供給され、
又、負のしきい値ＴＨ_L はスイッチ９１のｔ_L 端子に供
給される。スイッチ９１はエッジ検出部１３からの正エ
ッジ検出信号ａ５、負エッジ検出信号ｂ５に基づいて端
子を選択する。つまり正エッジ検出信号ａ５が『１』の
ときはｔ_U 端子を選択し、負エッジ検出信号ｂ５が
『１』のときはｔ_L 端子を選択する。スイッチ９１で選
択された正のしきい値ＴＨ_U 又は負のしきい値ＴＨ_L
は、乗算器９２でその値が２倍とされ、減算器９５に供
給される。

【００７３】一方、上述したようにＡ／Ｄ変換器２から
のサンプルデータＳは、誤差検出部１４にも直接供給さ
れるが、このサンプルデータＳは加算器９４とラッチ回
路９３に入力される。ラッチ回路９３では再生クロック
ＣＫｐでラッチされることで、１サンプルタイミング分
の遅延が与えられて出力されることになる。つまり加算
器９４には現在のサンプルデータＳｎとともに、１タイ
ミング前のサンプルデータＳ_n-1 が入力され、この２つ
の連続したサンプルデータの値が加算されることにな
る。加算器４４で加算された値は減算器９５に供給さ
れ、上述した正のしきい値ＴＨ_U の２倍の値、又は負の
しきい値ＴＨ_L の２倍の値との間で減算処理される。

【００７４】減算器９５から出力される値はそのままス
イッチ９７のｔ１端子に供給されるとともに、−１乗算
部９６に供給されて極性が反転されてからスイッチ９７
のｔ２端子に供給される。スイッチ９７は、３値判定部
１２からの判定値ａ４，ｂ４、及びエッジ検出部１３か
らの正エッジ検出信号ａ５、負エッジ検出信号ｂ５の各
値に基づいて端子を選択する。選択制御としては、ａ５
＝１かつａ４＝０の場合、もしくはｂ５＝１かつｂ４＝
０の場合に、ｔ１端子が選択される。またａ５＝１かつ
ａ４＝１の場合、もしくはｂ５＝１かつｂ４＝１の場合
に、ｔ２端子が選択される。

【００７５】スイッチ９７の出力はスイッチ９８のｔ３
端子に供給される。スイッチ９８のｔ４端子には『０』
の値が供給されている。このスイッチ９８の出力は位相
誤差検出器３からの位相誤差情報ｅｒとなり、後段のロ
ーパスフィルタ４に供給されることになる。そしてスイ
ッチ９８では、エッジ検出信号ｅｇ＝１のときｔ３端子
が接続され、エッジ検出信号ｅｇ＝０のときｔ４端子が
接続されるため、入力信号についてのエッジが検出され
ないとき（エッジ検出信号ｅｇ＝０）は、位相誤差情報
ｅｒ＝０となり、一方、入力信号についてのエッジが検
出されたとき（エッジ検出信号ｅｇ＝１）は、位相誤差
情報ｅｒは、スイッチ９７の出力値となる。

【００７６】入力信号についてのエッジが検出されたと
き（エッジ検出信号ｅｇ＝１）の、誤差検出部１４での
位相誤差情報検出動作について図１３〜図１６で説明す
る。図１３（ａ）（ｂ）、図１４（ａ）（ｂ）、図１５
（ａ）（ｂ）、図１６（ａ）（ｂ）は、それぞれ連続し
た２つのサンプルデータＳ_n-1 、Ｓn の間にエッジが存
在した場合の例を示している。

【００７７】まず図１３（ａ）（ｂ）は、サンプルデー
タＳ_n-1 の３値判定値が『０』で判定値ａ４’＝０とな
り、サンプルデータＳn の３値判定値が『１』で判定値
ａ４＝１となった場合である。図１３（ａ）（ｂ）のい
づれの場合もサンプルデータＳ_n-1 、Ｓn についての判
定値ａ４’、ａ４の値が『０』→『１』と推移し、つま
り入力信号が立上り波形で正のしきい値ＴＨ_U を横切っ
た場合を示している。このようなときサンプルデータＳ
n の入力タイミングにおいて、エッジ検出信号ｅｇ＝１
となり、スイッチ９８はｔ３端子が選択される。また、
正エッジ検出信号ａ５＝１、判定値ａ４＝１となるた
め、スイッチ９１はｔ_U 端子が、またスイッチ９７はｔ
２端子が、それぞれ選択される。

【００７８】図１３（ａ）は、２つのサンプルデータＳ
_n-1 、Ｓn の間を直線補間した場合において、その中間
のタイミング点Ｚの値が正のしきい値ＴＨ_U より小さか
った場合を示し、また図１３（ｂ）は、２つのサンプル
データＳ_n-1 、Ｓn の中間のタイミング点Ｚの値が正の
しきい値ＴＨ_U より大きかった場合を示している。つま
り、図１３（ａ）は入力信号の位相遅れが検出される場
合であり、このときは再生クロックＣＫｐの位相を遅ら
せるように制御すべき位相誤差信号ｅｒが検出される。
一方、図１３（ｂ）は入力信号の位相進みが検出される
場合であり、このときは再生クロックＣＫｐの位相を進
ませるように制御すべき位相誤差信号ｅｒが検出され
る。

【００７９】これらの場合には、加算器９４の出力と、
正のしきい値ＴＨ_U の２倍の値が減算器９５に供給され
ることになるが、この減算器９５の出力はサンプルデー
タＳ_n-1 、Ｓn の中間のタイミング点Ｚの値と、正のし
きい値ＴＨ_U の値の差となる。つまり図中でｅｒで示す
値である。そして減算器９５の出力値は−１乗算部９６
で極性が反転されてからスイッチ９７、９８を介して位
相誤差情報ｅｒとして出力される。

【００８０】従って図１３（ａ）（ｂ）のようにサンプ
ルデータＳ_n-1 とサンプルデータＳ_n の間で、判定値ａ
４＝１，正エッジ検出信号ａ５＝１となった場合の位相
誤差情報ｅｒは図１３（ｃ）のように、ｅｒ＝２ＴＨ_U −（Ｓ_n ＋Ｓ_n-1 ）として得られることになる。そして、この位相誤差情報
ｅｒの極性が、位相制御の方向を示し、位相誤差情報ｅ
ｒの絶対値が位相誤差量に相当することになる。

【００８１】次に図１４（ａ）（ｂ）は、サンプルデー
タＳ_n-1 の３値判定値が『１』で判定値ａ４’＝１とな
り、サンプルデータＳn の３値判定値が『０』で判定値
ａ４＝０となった場合である。図１４（ａ）（ｂ）のい
づれの場合もサンプルデータＳ_n-1 、Ｓn についての判
定値ａ４’、ａ４の値が『１』→『０』と推移し、つま
り入力信号が立下がり波形で正のしきい値ＴＨ_U を横切
った場合を示している。このようなときサンプルデータ
Ｓn の入力タイミングにおいて、エッジ検出信号ｅｇ＝
１となり、スイッチ９８はｔ３端子が選択される。ま
た、正エッジ検出信号ａ５＝１、判定値ａ４＝０となる
ため、スイッチ９１はｔ_U 端子が、またスイッチ９７は
ｔ１端子が、それぞれ選択される。

【００８２】図１４（ａ）は、２つのサンプルデータＳ
_n-1 、Ｓn の間を直線補間した場合において、その中間
のタイミング点Ｚの値が正のしきい値ＴＨ_U より大きか
った場合を示し、また図１４（ｂ）は、２つのサンプル
データＳ_n-1 、Ｓn の中間のタイミング点Ｚの値が正の
しきい値ＴＨ_U より小さかった場合を示している。つま
り、図１４（ａ）は入力信号の位相遅れが検出される場
合であり、このときは再生クロックＣＫｐの位相を遅ら
せるように制御すべき位相誤差信号ｅｒが検出される。
一方、図１４（ｂ）は入力信号の位相進みが検出される
場合であり、このときは再生クロックＣＫｐの位相を進
ませるように制御すべき位相誤差信号ｅｒが検出され
る。

【００８３】上記図１３の場合と同じくこれらの場合
も、加算器９４の出力と、正のしきい値ＴＨ_U の２倍の
値が減算器９５に供給されることになり、この減算器９
５の出力はサンプルデータＳ_n-1 、Ｓn の中間のタイミ
ング点Ｚの値と、正のしきい値ＴＨ_U の値の差となる。
ただし減算器９５の出力値はそのままスイッチ９７、９
８を介して位相誤差情報ｅｒとして出力される。

【００８４】従って図１４（ａ）（ｂ）のようにサンプ
ルデータＳ_n-1 とサンプルデータＳ_n の間で、判定値ａ
４＝０，正エッジ検出信号ａ５＝１となった場合の位相
誤差情報ｅｒは図１４（ｃ）のように、ｅｒ＝（Ｓ_n ＋Ｓ_n-1 ）−２ＴＨ_U として得られることになる。

【００８５】図１５（ａ）（ｂ）は、サンプルデータＳ
_n-1 の３値判定値が『−１』で判定値ｂ４’＝０とな
り、サンプルデータＳn の３値判定値が『０』で判定値
ｂ４＝１となった場合である。図１５（ａ）（ｂ）のい
づれの場合もサンプルデータＳ_n-1 、Ｓn についての判
定値ｂ４’、ｂ４の値が『０』→『１』と推移し、つま
り入力信号が立上り波形で負のしきい値ＴＨ_L を横切っ
た場合を示している。このようなときサンプルデータＳ
n の入力タイミングにおいて、エッジ検出信号ｅｇ＝１
となり、スイッチ９８はｔ３端子が選択される。また、
負エッジ検出信号ｂ５＝１、判定値ｂ４＝１となるた
め、スイッチ９１はｔ_L 端子が、またスイッチ９７はｔ
２端子が、それぞれ選択される。

【００８６】図１５（ａ）は、２つのサンプルデータＳ
_n-1 、Ｓn の中間のタイミング点Ｚの値が負のしきい値
ＴＨ_L より小さかった場合を示し、また図１５（ｂ）
は、２つのサンプルデータＳ_n-1 、Ｓn の中間のタイミ
ング点Ｚの値が負のしきい値ＴＨ_L より大きかった場合
を示している。つまり、図１５（ａ）は入力信号の位相
遅れが検出される場合であり、このときは再生クロック
ＣＫｐの位相を遅らせるように制御すべき位相誤差信号
ｅｒが検出される。一方、図１５（ｂ）は入力信号の位
相進みが検出される場合であり、このときは再生クロッ
クＣＫｐの位相を進ませるように制御すべき位相誤差信
号ｅｒが検出される。

【００８７】これらの場合には、加算器９４の出力と、
負のしきい値ＴＨ_L の２倍の値が減算器９５に供給され
ることになるが、この減算器９５の出力はサンプルデー
タＳ _n-1 、Ｓn の中間のタイミング点Ｚの値と、負のし
きい値ＴＨ_L の値の差となる。つまり図中でｅｒで示す
値である。そして減算器９５の出力値は−１乗算部９６
で極性が反転されてからスイッチ９７、９８を介して位
相誤差情報ｅｒとして出力される。

【００８８】従って図１５（ａ）（ｂ）のようにサンプ
ルデータＳ_n-1 とサンプルデータＳ_n の間で、判定値ｂ
４＝１，正エッジ検出信号ｂ５＝１となった場合の位相
誤差情報ｅｒは図１５（ｃ）のように、ｅｒ＝２ＴＨ_L −（Ｓ_n ＋Ｓ_n-1 ）として得られることになる。

【００８９】次に図１６（ａ）（ｂ）は、サンプルデー
タＳ_n-1 の３値判定値が『０』で判定値ｂ４’＝１とな
り、サンプルデータＳn の３値判定値が『−１』で判定
値ｂ４＝０となった場合である。図１６（ａ）（ｂ）の
いづれの場合もサンプルデータＳ_n-1 、Ｓn についての
判定値ｂ４’、ｂ４の値が『１』→『０』と推移し、つ
まり入力信号が立下がり波形で負のしきい値ＴＨ_L を横
切った場合を示している。このようなときサンプルデー
タＳn の入力タイミングにおいて、エッジ検出信号ｅｇ
＝１となり、スイッチ９８はｔ３端子が選択される。ま
た、負エッジ検出信号ｂ５＝１、判定値ｂ４＝０となる
ため、スイッチ９１はｔ_L 端子が、またスイッチ９７は
ｔ１端子が、それぞれ選択される。

【００９０】図１６（ａ）は、２つのサンプルデータＳ
_n-1 、Ｓn の中間のタイミング点Ｚの値が負のしきい値
ＴＨ_L より大きかった場合を示し、また図１６（ｂ）
は、２つのサンプルデータＳ_n-1 、Ｓn の中間のタイミ
ング点Ｚの値が負のしきい値ＴＨ_L より小さかった場合
を示している。つまり、図１６（ａ）は入力信号の位相
遅れが検出される場合であり、このときは再生クロック
ＣＫｐの位相を遅らせるように制御すべき位相誤差信号
ｅｒが検出される。一方、図１６（ｂ）は入力信号の位
相進みが検出される場合であり、このときは再生クロッ
クＣＫｐの位相を進ませるように制御すべき位相誤差信
号ｅｒが検出される。

【００９１】上記図１５の場合と同じくこれらの場合
も、加算器９４の出力と、負のしきい値ＴＨ_L の２倍の
値が減算器９５に供給されることになり、この減算器９
５の出力はサンプルデータＳ_n-1 、Ｓn の中間のタイミ
ング点Ｚの値と、負のしきい値ＴＨ_L の値の差となる。
ただし減算器９５の出力値はそのままスイッチ９７、９
８を介して位相誤差情報ｅｒとして出力される。

【００９２】従って図１６（ａ）（ｂ）のようにサンプ
ルデータＳ_n-1 とサンプルデータＳ_n の間で、判定値ｂ
４＝０，負エッジ検出信号ｂ５＝１となった場合の位相
誤差情報ｅｒは図１６（ｃ）のように、ｅｒ＝（Ｓ_n ＋Ｓ_n-1 ）−２ＴＨ_L として得られることになる。

【００９３】誤差検出部１４では、図１２に示した簡易
な構成により、以上のような位相誤差情報ｅｒの検出が
行なわれる。このような検出を行なうための位相誤差検
出器３としては、図６〜図１６による説明で理解される
ように非常に簡単な構成であり、しかも精度の高い位相
誤差検出を実現できる。これにより、図１に示したデジ
タルＰＬＬ回路では、回路規模を増大させることなく高
精度のクロック発生動作を行なうことができる。特に上
述したように本例のデジタルＰＬＬ回路では、Ａ／Ｄ変
換器２のサンプリングクロックとして再生クロックＣＫ
ｐを用いているため、入力信号とは非同期であるマスタ
ークロックを用いてサンプリングする場合に生じるよう
なサンプリング誤差成分のない高精度の再生クロックＣ
Ｋｐを得ることができるが、その制御のための位相誤差
検出動作が簡易な構成の位相誤差検出器３で実現される
ことでデジタルＰＬＬ回路として実用上非常に好ましい
ものとなる。

【００９４】３．第２のデジタルＰＬＬ回路例第２のデジタルＰＬＬ回路例を図１７〜図２０で説明す
る。この例では、図１７に示すようにＡ／Ｄ変換器２と
位相誤差検出器３の間にハイパスフィルタ部１５を配す
るものである。また詳しくは後述するが、位相誤差検出
器３の内部構成としては、図６に示したしきい値生成部
１１より簡易な構成とした上下対称しきい値生成部２０
を採用することができる。位相誤差検出器３のその他の
回路部及びローパスフィルタ４〜周期検出部７の構成部
分は図１の例と同様であるため説明を省略する。本例で
は、ハイパスフィルタ部１５により入力信号のサンプリ
ングデータからＤＣ成分（入力信号の平均値）を除去す
ること、及びこれにより位相誤差検出器３を、より簡易
な構成とすることを特徴としている。

【００９５】入力信号はＡ／Ｄ変換器２でサンプリング
されるわけであるが、入力信号を正弦波と仮定したとき
に、その入力信号にＤＣオフセット成分が無ければ、Ａ
／Ｄ変換器２の変換ダイナミックレンジにおいて図１８
（ａ）のようになり、つまりサンプルデータはゼロを中
心に分布する。しかしＤＣオフセット成分があると、図
１８（ｂ）又は（ｃ）のようにサンプルデータの分布の
センターはゼロからずれることになる。

【００９６】このＤＣオフセット成分の影響を考える
と、位相誤差検出動作において、上述したようにしきい
値を生成する際には、まずサンプルデータの中心値を算
出し、その中心値を基準にして正のしきい値ＴＨ_U 及び
負のしきい値ＴＨ_L を求めなければならない。つまり、
上述したようにしきい値生成部１１としては図７に示し
たような回路構成で平均値Ｃ１，Ｃ２を求めることが必
要になる。

【００９７】ところが位相誤差検出器３に入力されるサ
ンプルデータＳは常に図１８（ａ）のようにＤＣオフセ
ット成分が無いものであると仮定した場合は、正のしき
い値ＴＨ_U 及び負のしきい値ＴＨ_L を求める際に、サン
プルデータの中心値はゼロレベルであると確定でき、従
って図７のように平均値Ｃ１，Ｃ２を求める必要はなく
なる。これによってさらに回路構成を簡略化できる。ま
た、ＰＬＬ回路の後段にくるであろう等化回路やビタビ
検出の回路系でも、信号レベルの中心値がＡ／Ｄ変換の
センター（ゼロレベル）であると確定できるのであれ
ば、ＤＣオフセットの影響を考慮する必要はなくなり、
全体の回路構成の規模や複雑さを縮小できる。

【００９８】そこで本例では図１７のようにハイパスフ
ィルタ部１５を配することで、ＤＣオフセット成分を除
去したサンプルデータＳを位相誤差検出器３に供給する
ようにしている。ハイパスフィルタ部１５は、例えばロ
ーパスフィルタ３１と減算器３２で構成される。Ａ／Ｄ
変換器２からの出力データはローパスフィルタ３１と減
算器３２に供給され、またローパスフィルタ３１の出力
は減算器３２に供給される。つまり、ローパスフィルタ
３１で抽出された低域成分（平均値）が、減算器３２に
おいてＡ／Ｄ変換器２からの出力データから減算される
ことで、ハイパスフィルタを構成している。

【００９９】このようなハイパスフィルタ部１５を介す
ることで、ＤＣオフセットを除去した状態を、アイパタ
ーンとして示したものが図１９である。Ａ／Ｄ変換器２
の出力についてのアイパターンが例えば図１９（ａ）の
ようにＤＣオフセット成分が含まれている状態であった
としても、ハイパスフィルタ部１５の出力でみたアイパ
ターンでは、図１９（ｂ）のようにＤＣオフセット成分
が除去されたものとなる。つまり、位相誤差検出器３に
入力されるサンプルデータはゼロを中心に分布したデー
タとなる。

【０１００】このため位相誤差検出器３における位相誤
差検出動作では、上下対称しきい値生成部２０を採用し
てより簡易な構成とすることができるとともに、ＰＬＬ
回路後段の回路系の構成も簡略化できる。また、本例の
ようにハイパスフィルタ部１５をローパスフィルタ３１
と減算器３２により構成することで、ハイパスフィルタ
部１５の挿入に伴う時間遅延を高々１クロック分に抑え
ることができる。

【０１０１】本例で採用できる上下対称しきい値生成部
２０を図２０、図２１で説明する。上下対称しきい値生
成部２０は図２０のように構成され、ハイパスフィルタ
１５でＤＣオフセット成分が除去されたサンプルデータ
Ｓは、上下対称しきい値生成部２０における整流部１０
１に入力される。整流部１０１はデータ値の整流、即ち
絶対値化を行なって出力する。図２１に示す『・』及び
『×』が各タイミングでのサンプルデータＳであると
し、『・』は正の値を持つサンプルデータ、『×』は負
の値を持つサンプルデータとしている。整流部１０１の
処理により、負の値を持つサンプルデータ『×』は、図
中『△』で示す正の値、つまり絶対値に変換されて出力
される。

【０１０２】絶対値化されたサンプルデータ『・』
『△』は、平均値演算部１０２及びｘ１以上選別部１０
３に供給される。平均値演算部１０２はサンプルデータ
『・』『△』について平均値処理、例えばローパスフィ
ルタ処理を行なって平均値ｘ１を出力する。平均値ｘ１
は図２１に一点鎖線で示すような値となる。

【０１０３】この平均値ｘ１はｘ１以上選別部１０３に
供給される。ｘ１以上選別部１０３は順次入力されるサ
ンプルデータ『・』又は『△』と、平均値ｘ１を比較し
ていき、平均値ｘ１以上の値となっているサンプルデー
タのみを出力する。出力された平均値ｘ１以上の値のサ
ンプルデータについては、平均値演算部１０４で平均値
ｘ２が求められる。平均値ｘ２は図２１に示すような値
となる。そして平均値ｘ２は、『１』『０』『−１』の
３値でみると『１』又は『−１』のサンプルデータの絶
対値の平均であり、また、ＤＣオフセットがないことか
ら『０』のサンプルデータの絶対値の平均（中心値）は
ゼロレベルと考えることができる。

【０１０４】従って、平均値ｘ２とゼロレベルの平均
値、つまりｘ２／２の値は、正のしきい値とすることが
でき、また、その逆極性の値を負のしきい値とすればよ
いことになる。このため平均値ｘ２は割算部１０５で１
／２の値とされ、これがそのまま正のしきい値ｘＴＨ_U
とされる。また正のしきい値ｘＴＨ_U に対して−１乗算
部１０６で極性反転させた値を負のしきい値ｘＴＨ_L と
する。この正のしきい値ｘＴＨ_U 、負のしきい値ｘＴＨ
_L は、３値判定部１２、誤差検出部１４において、第１
のデジタルＰＬＬ回路例における正のしきい値ＴＨ_U、
負のしきい値ＴＨ_L と同様に用いられることで、本例の
位相誤差検出器３において位相誤差検出動作が実行され
る。

【０１０５】このように本例では、上述したしきい値生
成部１１よりもさらに回路構成を簡略化した上下対称し
きい値生成部２０を用いることができる。

【０１０６】４．第３のデジタルＰＬＬ回路例そもそもＰＬＬ回路は、入力信号と再生クロックの位相
誤差を求め、その誤差のなくすように再生クロックの位
相を調整し、その調整された再生クロックで次の入力信
号との位相を比較するというループになっている。この
ため、ループの遅延が少なく、求めた位相誤差をすぐに
クロック位相調整に反映できたほうが、性能がよいもの
となり、つまりロック状態への引き込み速度の迅速化、
ロック時の安定性、疑似ロックのしにくさ、などの利点
を得ることができる。

【０１０７】このような性能面での向上が非常に強く要
望される場合は、上記の第２のデジタルＰＬＬ回路例の
ように、サンプルデータをハイパスフィルタ１５に通す
ということで生ずる１クロック分の遅延でさえ惜しいと
考えられる場合も生ずる。そこで本例では、このように
性能向上が強く求められる場合に、サンプルデータをハ
イパスフィルタ１５に通すことなく、しかも、上述のよ
うな簡単な構成の上下対称しきい値生成部２０が採用で
きるようにするものである。

【０１０８】本例の回路構成及び動作を図２２、図２３
で説明する。図２２からわかるように、Ａ／Ｄ変換器２
から出力されるサンプルデータＳは直接位相誤差検出器
３に入力される。この入力サンプルデータＳには図２３
（ｂ）のようにＤＣオフセット成分Ｓ_DCが含まれている
ものとする。サンプルデータＳは、そのまま３値判定部
１２及び誤差検出部１４に供給される。一方、上下対称
しきい値生成部２０に対しては直接供給されず、その前
段にローパスフィルタ１１１及び減算器１１２が配され
る。

【０１０９】ローパスフィルタ１１１ではサンプルデー
タＳのうちのＤＣオフセット成分Ｓ_DCが抽出される。そ
のＤＣオフセット成分Ｓ_DCは減算器１１２においてサン
プルデータＳから減算され、つまり、上下対称しきい値
生成部２０に対しては、図２３（ａ）のようにハイパス
フィルタ処理が行なわれてＤＣオフセット成分Ｓ_DCが除
去されたサンプルデータが供給される。上下対称しきい
値生成部２０では、上述した第２のデジタルＰＬＬ回路
例のように、図２０の構成の回路部とされ、ＤＣオフセ
ット成分Ｓ_DCが除去されたサンプルデータから正のしき
い値ｘＴＨ_U 、負のしきい値ｘＴＨ_L を算出する。

【０１１０】この正のしきい値ｘＴＨ_U 、負のしきい値
ｘＴＨ_L は、それぞれ加算器１１３、１１４に供給され
る。一方、ローパスフィルタ１１１で抽出されたＤＣオ
フセット成分Ｓ_DCも加算器１１３、１１４に供給されて
おり、従って加算器１１３、１１４からは、図２３
（ａ）のようにＤＣオフセット成分Ｓ_DCが加算された正
のしきい値ｘＴＨ_U'、負のしきい値ｘＴＨ_L'が出力され
る。

【０１１１】この正のしきい値ｘＴＨ_U'、負のしきい値
ｘＴＨ_L'は、３値判定部１２及び誤差検出部１４に供給
されるわけであるが、３値判定部１２及び誤差検出部１
４に入力されているサンプルデータＳはＤＣオフセット
成分Ｓ_DCが除去されていないものである。そしてＤＣオ
フセット成分Ｓ_DCが加算された正のしきい値ｘＴＨ_U'、
負のしきい値ｘＴＨ_L'は、図２３（ｃ）に示すようにＤ
Ｃオフセット成分Ｓ_DCが除去されていないサンプルデー
タＳについての３値判別に適合した値となっているた
め、適正な３値検出動作及び位相誤差検出動作が実行さ
れることになる。

【０１１２】そして本例においては、位相誤差検出対象
となるサンプルデータＳについてはフィルタ処理を介さ
ないため、１クロック分の遅延もないものとすることが
でき、これによりＰＬＬ回路としての性能の向上を実現
できる。

【０１１３】５．第４のデジタルＰＬＬ回路例次に第４のデジタルＰＬＬ回路例を図２４〜図２６で説
明する。なお、この第４以降の各デジタルＰＬＬ回路例
では、図１７に示した第２のデジタルＰＬＬ回路例のよ
うにハイパスフィルタ１５を加えた回路例として図示し
ている。図１７と同一部分は同一符号を付し、説明を省
略する。

【０１１４】この第４のデジタルＰＬＬ回路例では、図
２４に示すように位相誤差検出器３内にエンベロープ検
出部１６を設け、このエンベロープ検出部１６により検
出されたエンベロープ値をＤ／Ａ変換器１８でアナログ
信号とする。そしてそのアナログ信号で、Ａ／Ｄ変換器
２におけるダイナミックレンジコントロールを行なう構
成としている。

【０１１５】上述してきたように位相誤差検出器３にお
ける位相誤差検出方式では、その位相誤差情報ｅｒの値
は、連続したサンプルデータＳ_n-1 ，Ｓ_n について補間
演算を行ない、その中央のタイミング点での値と、正又
は負のしきい値ＴＨ_U ，ＴＨ_L （ｘＴＨ_U ，ｘＴＨ_L ）
との差に基づいて算出される。また正又は負のしきい値
ＴＨ_U ，ＴＨ_L も入力信号の大きさによって変化する。
従って、Ａ／Ｄ変換された入力信号の大きさによって位
相誤差情報ｅｒの値が変化することが理解される。

【０１１６】このことは、入力信号のレベルが小さいと
きは、ＰＬＬ動作の応答性が鈍く、周波数引き込みに時
間がかかったり、逆に入力信号レベルが大きいと、ＰＬ
Ｌ動作の反応が過敏になり、少々の外乱でロックしてい
る位相が揺さぶられたりすることなどが発生することに
なる。

【０１１７】例えば図２５の実線は入力信号のレベルが
小さい状態での位相誤差検出動作を、また破線は入力信
号のレベルが大きい状態での位相誤差検出動作を模式的
に示している。なお説明上、算出された正、負のしきい
値ＴＨ_U ，ＴＨ_L は同じであったと仮定している。実線
と破線のそれぞれの場合を比べて、位相誤差情報ｅｒの
値は、ｅｒ１，ｅｒ２のようにその大きさが異なるもの
となり、これによりＰＬＬ動作の応答性が異なってしま
うことがわかる。

【０１１８】このような入力レベルの大小による不都合
を解消するには、Ａ／Ｄ変換器２から出力されるデータ
のエンベロープレベルをだいたい一定に保つようにする
ことが必要になる。エンベロープレベルを略一定に保つ
には、Ａ／Ｄ変換器２における変換効率（ダイナミック
レンジ）を、波形レベル（エンベロープ）に合わせて可
変するようにすればよい。

【０１１９】そこで本例では、位相誤差検出器３に入力
されるデータについて、エンベロープ検出部１６が、例
えばピーク検出などの方法により、エンベロープ値を検
出するようにしている。そして、そのエンベロープ検出
値に応じた電圧をＡ／Ｄ変換器２に対する変換効率制御
信号Ｖ_ref としてフィードバックしている。これによ
り、Ａ／Ｄ変換器２では例えば図２６（ａ）のように入
力信号レベルが大きいときは、ダイナミックレンジが広
がる（量子化１ステップ間隔が広がる）ように制御さ
れ、逆に図２６（ｂ）のように入力信号レベルが小さい
ときは、ダイナミックレンジが狭まる（量子化１ステッ
プ間隔が狭まる）ように制御される。

【０１２０】これにより、いづれの場合でも、例えばエ
ンベロープのピーク値＋ＥＶ，−ＥＶは、デジタルデー
タ上では同一の値とされることになり、つまり位相誤差
検出器３に入力されるデータのエンベロープレベルは、
Ａ／Ｄ変換器２への入力信号レベルに関わらず、だいた
い一定に保たれるようになる。従って、位相誤差検出器
３で検出される位相誤差情報は、ＰＬＬ動作が適正な応
答性を保つ状態に維持されることになる。

【０１２１】６．第５のデジタルＰＬＬ回路例第５のデジタルＰＬＬ回路例を図２７で説明する。この
例では、上述した第４３のデジタルＰＬＬ回路例と同様
の目的で、位相誤差検出器３に入力されるデータについ
てエンベロープレベルをだいたい一定に保つようにする
ものである。つまり第４のデジタルＰＬＬ回路例に代え
て採用することができる例である。

【０１２２】位相誤差検出器３に入力されるデータにつ
いてのエンベロープレベルを略一定に保つには、Ａ／Ｄ
変換器２の入力段において、入力信号の波形レベルを一
定に保つようにしてもよい。そこで本例ではＡ／Ｄ変換
器２の前段にＡＧＣ（オートゲインコントロール）回路
１９を配するようにしている。そして位相誤差検出器３
に入力されるデータについてエンベロープ検出部１６が
エンベロープレベルを検出し、Ｄ／Ａ変換器１８でアナ
ログ信号とする。そのアナログ信号をＡＧＣ回路１９に
フィードバックしてＡＧＣ制御が行なわれるようにして
いる。

【０１２３】ＡＧＣ回路１９では、比較部４３とゲイン
可変部４４が設けられている。比較部４３には基準とな
るエンベロープレベルの値ｅｖ_REF が設定されており、
この基準エンベロープ値ｅｖ_REF と、エンベロープ検出
部１６で検出されたエンベロープレベルによるＤ／Ａ変
換器１８からの電圧値とを比較する。そして、その比較
結果に基づいてゲイン可変部４４における入力信号に対
するゲインレベルを制御する。即ちこのＡＧＣ回路１９
により、入力信号波形は基準エンベロープ値ｅｖ_REF を
目標にゲイン調整されてからＡ／Ｄ変換器２に入力され
るものとなる。

【０１２４】これにより、位相誤差検出器３に入力され
るデータのエンベロープレベルは、入力信号レベルに関
わらず、だいたい一定に保たれるようになり、位相誤差
検出器３で検出される位相誤差情報は、ＰＬＬ動作が適
正な応答性を保つ状態に維持される。

【０１２５】７．第６のデジタルＰＬＬ回路例図２８に示す第６のデジタルＰＬＬ回路例も、第４、第
５のデジタルＰＬＬ回路例と同様の目的で、位相誤差検
出器３に入力されるデータについてエンベロープレベル
をだいたい一定に保つようにすることものである。

【０１２６】この場合も、位相誤差検出器３に入力され
るデータについてのエンベロープレベルを略一定に保つ
ために、Ａ／Ｄ変換器２の前段にＡＧＣ（オートゲイン
コントロール）回路１９を配するようにしている。

【０１２７】ＡＧＣ回路１９には、比較部４５とゲイン
可変部４６が設けられている。比較部４５には基準とな
る電圧値Ｖ_REF が設定されており、この基準電圧値ｅｖ
_REFと、ＡＧＣ回路１９の出力を比較する。そしてその
比較結果に基づいてゲイン可変部４６における入力信号
に対するゲインレベルを制御する。即ちこのＡＧＣ回路
１９により、入力信号波形は基準電圧値Ｖ_REF を目標に
ゲイン調整されてからＡ／Ｄ変換器２に入力されるもの
となる。これにより、位相誤差検出器３に入力されるデ
ータのエンベロープレベルは、入力信号レベルに関わら
ず、略一定に保たれるようになり、位相誤差検出器３で
検出される位相誤差情報は、ＰＬＬ動作が適正な応答性
を保つ状態に維持される。

【０１２８】８．第７のデジタルＰＬＬ回路例図２９に示す第７のデジタルＰＬＬ回路例も、第４〜第
６のデジタルＰＬＬ回路例と同様の目的で、ＰＬＬ回路
の応答性を適正に保つためのものである。ただしこの例
では位相誤差検出器３に入力されるデータについてエン
ベロープレベルを一定に保つという処理は行なわず、エ
ンベロープ検出部１６で検出されたエンベロープ値ｅｖ
により、検出された位相誤差情報を補正するような処理
を行なうことになる。

【０１２９】前述した図２５からわかるように、位相誤
差検出器３に入力されるデータのエンベロープが変化す
ると、算出される位相誤差情報ｅｒの値も変化してしま
い、ＰＬＬ回路としての応答性が変動してしまう。これ
を避けるためには、上述した各例のように位相誤差検出
器３に入力されるデータのエンベロープを一定に保つよ
うにするほかに、位相誤差検出器３から出力される位相
誤差情報の値を、入力されるデータのエンベロープによ
り補正するようにしてもよい。

【０１３０】即ち図２９に示すように、誤差検出部１４
の後段に割算器１７を設ける。ここで誤差検出部１４で
算出される位相誤差情報の値をｅｒｐとすると、この値
ｅｒｐには入力信号レベルの大小による変動成分が含ま
れている。この値ｅｒｐから変動成分を除去するには、
値ｅｒｐとエンベロープ検出部１６で検出された入力デ
ータについてのエンベロープ値で割算を行なえばよい。
割算器１７の出力を位相誤差情報ｅｒとすると、この位
相誤差情報ｅｒには入力信号の大きさによる変動はあら
われないことになる。従って、入力信号レベルい関わら
ず、ＰＬＬ動作が適正な応答性を保つ状態に維持される
ことになる。

【０１３１】

【発明の効果】以上説明したように本発明の位相誤差検
出回路では、パーシャルレスポンス等化波形である入力
信号が再生クロックでサンプルされたデータについて３
値判定を行なうための第１、第２のしきい値を、サンプ
ルデータから生成し、順次入力されるサンプルデータに
ついて第１、第２のしきい値を用いて３値判定を行な
う。そして３値判定結果により、連続した２つのサンプ
ルデータの間の期間における入力信号のエッジを検出す
る。そしてエッジが検出された２つのサンプルデータの
間の期間において、２つのサンプルデータの値と、第１
又は第２のしきい値を用いて、入力信号と再生クロック
の間の位相誤差を検出するようにしている。このような
検出方式により、パーシャルレスポンス等化波形から位
相誤差を検出することができ、しかも非常に簡単な回路
構成で位相誤差検出が可能になるという効果があり、デ
ジタルＰＬＬ回路に搭載する位相誤差検出回路として好
適である。

【０１３２】特にデジタルＰＬＬ回路としては、クロッ
ク発振出力手段からの再生クロックをサンプリングクロ
ックとして用い、入力信号をデジタルデータに変換し、
そのデジタルデータについて上記構成の位相誤差検出回
路で再生クロックに対する位相誤差情報を検出するよう
にすることで、マスタークロックを用いず、かつサンプ
リング誤差も含んで位相誤差に応じたクロック発振出力
周波数の制御が行なわれることになる。つまり、精度の
良い位相誤差検出動作に基づく高精度の発振出力をきわ
めて簡単な回路構成で、しかもパーシャルレスポンス等
化波形に対応したデジタルＰＬＬ回路として実現できる
という効果がある。

【０１３３】また、このようなデジタルＰＬＬ回路にお
いて、変換手段から出力されるデジタルデータは、ＤＣ
オフセット除去手段を介してから位相誤差検出手段に入
力されるように構成することで、入力信号にＤＣオフセ
ットが生じていてもそれが除去され、ＤＣオフセットを
考慮しない位相誤差検出動作が可能になる。特に位相誤
差検出手段では、入力されるサンプルデータを整流し、
整流値から第１のしきい値を生成し、第１のしきい値の
極性を反転させて第２のしきい値を生成するようにする
ことで、回路構成をより簡略化することができる。ま
た、サンプルデータからＤＣオフセット成分を除去する
ことで、ＰＬＬ回路後段の回路系の構成も簡略化でき
る。

【０１３４】またＤＣオフセット除去手段を介していな
いサンプルデータが入力される位相誤差検出手段では、
入力されるサンプルデータについてＤＣオフセット値を
抽出するとともに、ＤＣオフセット値を除去したサンプ
ルデータを整流し、整流値から第１のしきい値を生成
し、第１のしきい値の極性を反転させて第２のしきい値
を生成する。そしてこの第１、第２のしきい値それぞれ
からＤＣオフセット値を加えた値を用いて、入力される
サンプルデータについての３値判定及び位相誤差検出を
実行するように構成する。このようにすれば、３値判定
及び位相誤差検出を行なうサンプルデータの伝送系には
ＤＣオフセット除去手段を配さなくてよいものとなり、
即ちフィルタ処理などによる遅延はなくなる。これによ
ってロック状態への引き込み速度の迅速化、ロック時の
安定性、疑似ロックのしにくさ、などＰＬＬ回路として
の性能を向上させることができる。

【０１３５】さらにこのようなデジタルＰＬＬ回路にお
いて、変換手段から出力されるデジタルデータについ
て、そのエンベロープ値が略一定になるように制御する
データレベル制御手段を設けるか、もしくは、位相誤差
検出手段が入力されるデジタルデータについてのエンベ
ロープ値を検出し、そのエンベロープ値と検出された位
相誤差情報との間で割算処理を行なって、その割算結果
を位相誤差情報として出力するようにするようにしてい
る。これらの動作により、入力信号にレベル変動が生じ
てもその影響が位相誤差情報に表われず、従って応答性
がむやみに変動しない、動作の安定したＰＬＬ回路が実
現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるＰＬＬ回路
のブロック図である。

【図２】実施の形態のＰＬＬ回路の位相誤差検出動作の
説明図である。

【図３】リングオシレータの原理の説明図である。

【図４】実施の形態で発振器として用いられる発振周波
数可変リングオシレータのブロック図である。

【図５】実施の形態で発振器として用いられる発振周波
数可変リングオシレータでの発振周波数の説明図であ
る。

【図６】第１の実施の形態例の位相誤差検出器のブロッ
ク図である。

【図７】実施の形態の位相誤差検出器のしきい値生成部
の回路図である。

【図８】実施の形態の位相誤差検出器のしきい値生成部
の動作の説明図である。

【図９】実施の形態の位相誤差検出器の３値判定部の回
路図である。

【図１０】実施の形態の位相誤差検出器の３値判定部の
動作の説明図である。

【図１１】実施の形態の位相誤差検出器のエッジ検出部
の回路図である。

【図１２】実施の形態の位相誤差検出器の誤差検出部の
回路図である。

【図１３】実施の形態の位相誤差検出器の誤差検出部の
検出動作の説明図である。

【図１４】実施の形態の位相誤差検出器の誤差検出部の
検出動作の説明図である。

【図１５】実施の形態の位相誤差検出器の誤差検出部の
検出動作の説明図である。

【図１６】実施の形態の位相誤差検出器の誤差検出部の
検出動作の説明図である。

【図１７】本発明の第２の実施の形態におけるＰＬＬ回
路の要部のブロック図である。

【図１８】ＤＣオフセットによるサンプリングデータへ
の影響の説明図である。

【図１９】第２の実施の形態におけるハイパスフィルタ
による機能の説明図である。

【図２０】第２の実施の形態における上下対称しきい値
生成部の回路図である。

【図２１】第２の実施の形態における上下対称しきい値
生成部の動作の説明図である。

【図２２】本発明の第３の実施の形態におけるＰＬＬ回
路の要部のブロック図である。

【図２３】第３の実施の形態における動作の説明図であ
る。

【図２４】本発明の第４の実施の形態におけるＰＬＬ回
路の要部のブロック図である。

【図２５】入力レベルの変動による位相誤差情報への影
響の説明図である。

【図２６】第４の実施の形態におけるＰＬＬ回路の動作
の説明図である。

【図２７】本発明の第５の実施の形態におけるＰＬＬ回
路の要部のブロック図である。

【図２８】本発明の第６の実施の形態におけるＰＬＬ回
路の要部のブロック図である。

【図２９】本発明の第７の実施の形態におけるＰＬＬ回
路の要部のブロック図である。

【図３０】パーシャルレスポンス等化波形のアイパター
ンの説明図である。

【符号の説明】

２Ａ／Ｄ変換器３位相誤差検出器４ローパスフィルタ５加算器６発振器７周期測定部１１しきい値生成部１２３値判定部１３エッジ検出部１４誤差検出部１５ハイパスフィルタ部１６エンベロープ検出部１７割算器１８Ｄ／Ａ変換器１９ＡＧＣ回路

Claims

【特許請求の範囲】

【請求項１】パーシャルレスポンス等化波形である入
力信号が再生クロックでサンプルされたデータについて
３値判定を行なうための第１、第２のしきい値を、サン
プルデータから生成するしきい値生成手段と、順次入力されるサンプルデータについて前記第１、第２
のしきい値を用いて３値判定を行なう３値判定手段と、前記３値判定手段による判定結果により、連続した２つ
のサンプルデータの間の期間における入力信号のエッジ
を検出するエッジ検出手段と、前記エッジ検出手段でエッジが検出された際に、その２
つのサンプルデータの値と、前記第１又は第２のしきい
値を用いて、前記入力信号と前記再生クロックの間の位
相誤差を検出する誤差検出手段と、から構成されることを特徴とする位相誤差検出回路。
【請求項２】再生クロックを出力するクロック発振出
力手段と、前記クロック発振出力手段からの再生クロックをサンプ
リングクロックとして用い、パーシャルレスポンス等化
された入力信号をデジタルサンプルデータに変換する変
換手段と、前記変換手段により得られたサンプルデータから、入力
信号と前記クロック発振出力手段からの再生クロックの
間の位相誤差情報を検出し、当該位相誤差が少なくなる
ように前記クロック発振出力手段の発振出力を制御する
位相誤差検出手段と、を有し、前記位相誤差検出手段は、前記変換手段から供給されるサンプルデータについて３
値判定を行なうための第１、第２のしきい値をサンプル
データから生成し、順次入力されるサンプルデータにつ
いて前記第１、第２のしきい値を用いて３値判定を行な
い、その３値判定結果により、連続した２つのサンプル
データの間の期間における入力信号のエッジを検出し、
エッジが検出された際に、その２つのサンプルデータの
値と前記第１又は第２のしきい値を用いて、前記入力信
号と前記再生クロックの間の位相誤差を検出するように
構成されていることを特徴とするデジタルＰＬＬ回路。
【請求項３】前記変換手段から出力されるサンプルデ
ータは、ＤＣオフセット除去手段を介してから前記位相
誤差検出手段に入力されることを特徴とする請求項２に
記載のデジタルＰＬＬ回路。
【請求項４】前記位相誤差検出手段では、入力される
サンプルデータを整流し、整流値から第１のしきい値を
生成し、第１のしきい値の極性を反転させて第２のしき
い値を生成することを特徴とする請求項３に記載のデジ
タルＰＬＬ回路。
【請求項５】前記位相誤差検出手段では、入力されるサンプルデータについてＤＣオフセット値を
抽出するとともに、ＤＣオフセット値を除去したサンプルデータを整流し、
整流値から第１のしきい値を生成し、第１のしきい値の
極性を反転させて第２のしきい値を生成した後、この第
１、第２のしきい値それぞれから前記ＤＣオフセット値
を付加した値を用いて、入力されるサンプルデータにつ
いての３値判定及び位相誤差検出を実行するように構成
されたことを特徴とする請求項２に記載のデジタルＰＬ
Ｌ回路。
【請求項６】前記変換手段から出力されるサンプルデ
ータについて、そのエンベロープ値が略一定になるよう
に制御する、データレベル制御手段が設けられているこ
とを特徴とする請求項２に記載のデジタルＰＬＬ回路。
【請求項７】前記位相誤差検出手段は、入力されるサ
ンプルデータについてのエンベロープ値を検出し、サン
プルデータの値と前記第１又は第２のしきい値を用いて
検出された位相誤差情報と、検出されたエンベロープ値
の間で割算処理を行なって、その割算結果を位相誤差情
報として出力することを特徴とする請求項２に記載のデ
ジタルＰＬＬ回路。