JP3767238B2

JP3767238B2 - 信号処理装置

Info

Publication number: JP3767238B2
Application number: JP08332199A
Authority: JP
Inventors: 晴夫太田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-03-26
Filing date: 1999-03-26
Publication date: 2006-04-19
Anticipated expiration: 2019-03-26
Also published as: CN1182528C; JP2000276850A; DE60038838D1; EP1039463A3; US6614841B1; EP1039463B1; CN1269639A; EP1039463A2

Description

【０００１】
【発明の属する技術分野】
本発明は、受信された信号もしくは記録媒体から再生された信号を等化するとともに、データに同期したクロック信号を発生する信号処理装置に関する。
【０００２】
【従来の技術】
近年、ディジタルデータを記録再生するハードディスク装置や磁気テープ装置等では、再生された信号をパーシャルレスポンス等化し、その後ビタビ復号器などにより最尤復号することでデータを検出する、いわゆるＰＲＭＬ（Partial Response Maximum Likelihood）方式が用いられる。このＰＲＭＬ方式でデータを検出するためには、再生された信号を正確にパーシャルレスポンス等化する波形等化機能、再生されたデータに正確に同期して信号を標本化するためのクロック信号の発生機能を備える必要がある。以下に、磁気記録媒体に記録されたディジタル情報をこのようなＰＲＭＬ方式で再生する再生装置の信号処理部を従来例として、図面を参照して説明する。
【０００３】
図７は、従来のハードディスク装置の再生信号処理部のブロック図である。図７において、磁気記録媒体から再生された再生信号１は、アナログイコライザ２においてパーシャルレスポンス等化される。等化された信号は、ＡＤ変換器（ＡＤＣ）３において再生データに同期したクロック信号１５のタイミングで標本化およびディジタル化され、標本化信号４となる。
【０００４】
標本化信号４は適応イコライザ５に入力される。適応イコライザ５は、記録媒体や再生ヘッドなどの経時変化などによる特性変化に伴う等化のずれが最小になるよう、信号の状態に応じて適応的に標本化信号４を補正し、等化信号６を出力する。等化信号６は、ビタビ復号器７に入力される。ビタビ復号器７は、パーシャルレスポンスによる信号相関からビタビアルゴリズムにより最尤復号を行い、記録媒体に記録されていたディジタル情報を検出して再生データ８として出力する。
【０００５】
一方、標本化信号４は位相誤差検出回路９にも入力される。位相誤差検出回路９では、標本化信号４の標本点での位相誤差を検出し、位相誤差信号１０を出力する。位相誤差信号１０は、ＤＡ変換器（ＤＡＣ）１１においてアナログ信号に変換され、ループフィルタ１２において平滑されて発振周波数制御信号１３が得られる。発振周波数制御信号１３は、可変周波数発振回路（ＶＣＯ）１４に入力される。可変周波数発振回路１４は発振周波数制御信号１３の電圧に応じた周波数で発振してクロック信号１５を出力し、ＡＤ変換器３の標本化のためのクロックとして帰還される。ここで、ＡＤ変換器３、位相誤差検出回路９、ＤＡ変換器１１、ループフィルタ１２、可変周波数発振回路１４からなる帰還路はＰＬＬ（Phase Locked Loop）回路を構成しており、クロック信号１５は再生されたデータに位相同期したクロックとなる。
【０００６】
以上の構成および動作により、図７に示したハードディスク装置の再生信号処理部は、再生された信号を正確にパーシャルレスポンス等化する波形等化機能、および再生されたデータに正確に同期して信号を標本化するためのクロック信号の発生機能を備え、ＰＲＭＬ方式によるデータ再生が行える。
【０００７】
なお、このようなＰＲＭＬ方式による再生信号の処理の例は、例えば、J.D.Coker他著、"Implementation of PRML in a rigid disk drive"、IEEE Transactions on Magnetics、Vol.27、No.6（1991年11月）に記載されている。
【０００８】
ところで、図７に示した従来の再生信号処理部では、位相誤差検出回路９により検出される位相誤差は標本化信号４の標本点での位相誤差であったが、適応イコライザ５の出力である等化信号６から位相誤差を検出した方が望ましい。これによりビタビ復号器７に入力される適応等化後の信号の位相誤差が最小になるようクロック信号１５を発生でき、より正確に再生データに対する位相同期が行え、ＰＲＭＬ方式によるデータ再生がより低い誤り率で実現できる。また、図７ではパーシャルレスポンス等化の主要部分をアナログイコライザ２で行う構成であったが、等化の高精度化やＬＳＩ化の観点からはディジタル処理で等化した方が望ましい。これらの観点より、再生信号処理部を図８に示す構成で実現することが考えられる。
【０００９】
図８は、従来のハードディスク装置の再生信号処理部の他の構成例である。なお、先の図７と同機能のブロックおよび信号には、同一符号を付した。
【００１０】
図８においては、磁気記録媒体から再生された再生信号１は、ＡＤ変換器１７において再生データに同期したクロック信号１５のタイミングで標本化およびディジタル化され、標本化信号３３となる。標本化信号３３は適応イコライザ１６に入力される。
【００１１】
適応イコライザ１６は、記録から適応イコライザ１６の出力に至るまでの系のインパルス応答が所定のパーシャルレスポンス特性となるよう標本化信号３３を等化する。さらに適応イコライザ１６は、記録媒体や再生ヘッドなどの経時変化などによる特性変化に伴う等化のずれが最小になるよう信号の状態に応じて適応的に標本化信号３３を等化し、等化信号６を出力する。すなわち、適応イコライザ１６は、先の図７におけるアナログイコライザ２の機能と適応イコライザ５の機能とを兼ね備えたものである。
【００１２】
ここで、適応イコライザ１６の構成例を図９に示す。図９の例では、適応イコライザを５タップのトランスバーサル型フィルタで構成している。標本化信号３３は、それぞれ１データ期間だけ遅延する遅延回路１８、１９、２０、２１により順次遅延される。係数回路２２は、標本化信号３３に係数Ｃ(-2)を乗じる。また係数回路２３は、遅延回路１８の出力に係数Ｃ(-1)を乗じる。同様に、係数回路２４は遅延回路１９の出力に係数Ｃ(0)を、係数回路２５は遅延回路２０の出力に係数Ｃ(1)を、係数回路２６は遅延回路２１の出力に係数Ｃ(2)をそれぞれ乗じて出力する。加算回路２７は、係数回路２２〜２６の出力の総和を求め、等化信号６として出力する。
【００１３】
等化信号６は適応制御回路２８にも入力される。適応制御回路２８は、係数回路２２に対して係数Ｃ(-2)を表すタップ係数信号２９ａを出力する。同様に適応制御回路２８は、係数回路２３に対して係数Ｃ(-1)を表すタップ係数信号２９ｂを、係数回路２４に対して係数Ｃ(0)を表すタップ係数信号２９ｃを、係数回路２５に対して係数Ｃ(1)を表すタップ係数信号２９ｄを、係数回路２６に対して係数Ｃ(2)を表すタップ係数信号２９ｅをそれぞれ出力する。この際、適応制御回路２８は、等化信号６の本来あるべき信号振幅からのずれの自乗平均誤差が最小になるようそれぞれの係数を適応的に制御する。このような適応制御の方法は、ＬＭＳ（Least Mean Square）アルゴリズムとして広く知られているので詳細な説明は省略する。
【００１４】
さて、図８に戻り、適応イコライザ１６の出力である等化信号６は、ビタビ復号器７に入力される。ビタビ復号器７は、ビタビアルゴリズムにより最尤復号を行い、記録媒体に記録されていたディジタル情報を検出して再生データ８として出力する。
【００１５】
一方、等化信号６は位相誤差検出回路９にも入力される。位相誤差検出回路９では、等化信号６の標本点での位相誤差を検出し、位相誤差信号１０を出力する。位相誤差信号１０は、ＤＡ変換器１１においてアナログ信号に変換され、ループフィルタ１２において平滑されて発振周波数制御信号１３が得られる。発振周波数制御信号１３は、可変周波数発振回路（ＶＣＯ）１４に入力される。可変周波数発振回路１４は発振周波数制御信号１３の電圧に応じた周波数で発振してクロック信号１５を出力し、ＡＤ変換器１７の標本化のためのクロックとして帰還される。ここで、ＡＤ変換器１７、適応イコライザ１６、位相誤差検出回路９、ＤＡ変換器１１、ループフィルタ１２、可変周波数発振回路１４からなる帰還路はＰＬＬ回路を構成しており、クロック信号１５は再生されたデータに位相同期したクロックとなる。
【００１６】
以上に述べた図８の構成では、図７の例と比べて、等化信号６から位相誤差を検出することでビタビ復号器７に入力される適応等化後の信号の位相誤差が最小になるようクロック信号１５を発生でき、より正確に位相同期が行える。また、等化をディジタル処理による適応イコライザ１６のみで行う構成にしたことで、等化の高精度化やＬＳＩ化が容易となる。
【００１７】
【発明が解決しようとする課題】
しかしながら、図８に示した構成では以下に説明する重大な課題がある。
【００１８】
図８の構成では、クロック信号１５を発生するためのＰＬＬ回路は、上記したように、ＡＤ変換器１７、適応イコライザ１６、位相誤差検出回路９、ＤＡ変換器１１、ループフィルタ１２、可変周波数発振回路１４からなる帰還路により構成されている。帰還路内に位置する適応イコライザ１６は、各タップの係数を変化させることで信号位相を変化させる。このため、クロック信号１５の位相を変化させることで等化信号６の標本点での位相誤差を無くそうとするＰＬＬの動作と、等化信号６の本来あるべき信号振幅からのずれの自乗平均誤差が最小になるよう各タップの係数を変化させる適応イコライザ１６の動作とが互いに競合し、結果的に等化信号６を劣化させてしまうことがある。
【００１９】
このような現象の具体的な例を、図１０を用いて説明する。
【００２０】
図１０では、等化信号６の標本点の位相を横軸とし、これに対する位相誤差検出回路９で検出される位相誤差信号１０が示す位相誤差の値を直線３１として示している。ここで、Ｐ１は位相誤差信号１０が示す位相誤差が零となる等化信号６の位相である。すなわち、ＡＤ変換器１７、適応イコライザ１６、位相誤差検出回路９、ＤＡ変換器１１、ループフィルタ１２、可変周波数発振回路１４からなる帰還路により構成されるＰＬＬでは、等化信号６の位相がＰ１になるようフィードバックがかかりクロック信号１５の位相を制御する。
【００２１】
また、図１０には、等化信号６の標本点の位相に対して、等化信号６の本来あるべき信号振幅からのずれの自乗平均誤差の変化の様子を曲線３２として示しており、自乗平均誤差が最小となる等化信号６の位相をＰ２として示した。この自乗平均誤差は、適応イコライザ１６の各タップを制御するための評価関数であり、適応イコライザ１６の各タップはこの自乗平均誤差が最小となるよう制御される。
【００２２】
ここで、理想的条件下では、位相誤差が零となるＰ１と等化信号６の自乗平均誤差が最小になるＰ２とは一致する。しかし実際には、等化信号６に歪みや雑音が含まれ、また位相誤差検出回路９の位相誤差検出特性も必ずしも理想的なものではないため、一般には図１０に示したようにＰ１とＰ２の間にわずかのずれが生じる。
【００２３】
この状態において、今、等化信号６の標本点の位相がＰ１にあるものとする。このとき、適応イコライザ１６では、等化信号６の自乗平均誤差が小さくなるように、等化信号６の標本点の位相がＰ２に近づく方向に各タップ係数が制御される。すなわち、図９に示した適応イコライザ１６の構成において、係数回路２３の係数であるＣ(-1)、係数回路２２の係数であるＣ(-2)の重み（ここでは絶対値の大きさ）が大きくなり、係数回路２５の係数であるＣ(1)、係数回路２６の係数であるＣ(2)の重みが小さくなる方向に変化する。その結果、等化信号６の標本点の位相は図１０のＰ１からＰ２の方向に向けて僅かながら変化する。
【００２４】
すると、直線３１で示した位相誤差検出回路９で検出される位相誤差信号１０の値が零からずれるため、ＡＤ変換器１７、適応イコライザ１６、位相誤差検出回路９、ＤＡ変換器１１、ループフィルタ１２、可変周波数発振回路１４からなる帰還路により構成されるＰＬＬの作用により、等化信号６の標本点の位相が再びＰ１になるよう、クロック信号１５の発振位相が制御される。
【００２５】
すると今度は、適応イコライザ１６では等化信号６の標本点の位相がＰ２に近づく方向に再び各タップ係数が制御され、タップ係数の値はＣ(-1)、Ｃ(-2)の重みがさらに大きくなり、Ｃ(1)、Ｃ(2)の重みがさらに小さくなる方向に変化する。その結果、等化信号６の標本点の位相は図１０のＰ１からＰ２の方向に向けて再び僅かに変化する。
【００２６】
以下、ＰＬＬによるクロック信号１５の発振位相の制御と適応イコライザ１６のタップ係数の制御が同様な動作を繰り返すことにより、適応イコライザ１６のタップ係数の重みの中心は、係数回路２４の係数であるＣ(0)から係数回路２３の係数であるＣ(-1)、係数回路２２の係数であるＣ(-2)の方向へと、どんどん移動していく。その結果、適応イコライザ１６が係数回路２２〜２６の５タップでは十分な等化をすることができなくなってしまう。
【００２７】
以上のように、図８の構成では、クロック信号１５を発生するためのＰＬＬと、適応イコライザ１６の動作が互いに競合し、その結果、適応イコライザ１６のタップ係数の重みの中心がどんどん移動していってしまい、やがて十分な等化を施すことができなくなってしまうという重大な課題がある。
【００２８】
そこで、本発明の目的は、適応等化後の信号から位相誤差を検出してクロック信号を発生することで正確な位相同期を実現するとともに、位相同期処理と適応等化処理の競合により等化特性が劣化してしまうことのない信号処理装置を提供することである。
【００２９】
また本発明の他の目的は、標本化前にアナログ処理による等化は必要とせず、等化をディジタル処理のみで行うことを可能にし、等化の高精度化やＬＳＩ化が容易な信号処理装置を提供することである。
【００３０】
【課題を解決するための手段】
この目的のために本発明の信号処理装置は、入力信号をクロック信号で標本化する標本化手段と、前記標本化手段により標本化された信号を適応的に等化する複数のタップ係数を備えた適応トランスバーサル型フィルタ手段と、前記適応トランスバーサル型フィルタ手段の出力信号から位相誤差を検出する位相誤差検出手段と、前記適応トランスバーサル型フィルタ手段の複数のタップ係数からタップ重心を検出するタップ重心検出手段と、前記位相誤差検出手段の出力に前記タップ重心検出手段の出力に応じて値を加算する位相シフト手段と、前記位相シフト手段の出力を平滑するループフィルタ手段と、前記ループフィルタ手段の出力により発振周波数を可変して前記クロック信号を発生する発振手段とを備えたものである。これにより、正確な位相同期を実現するとともに、位相同期処理と適応等化処理の競合により等化特性が劣化してしまうこともない。また、等化の高精度化やＬＳＩ化が容易である。
【００３１】
また、本発明の他の構成による信号処理装置は、入力信号を等化する可変トランスバーサル型フィルタ手段と、前記可変トランスバーサル型フィルタ手段の出力信号をクロック信号で標本化する標本化手段と、前記標本化手段の出力信号に応じて前記可変トランスバーサル型フィルタ手段の複数のタップ係数を制御する適応制御手段と、前記標本化手段の出力信号から位相誤差を検出する位相誤差検出手段と、前記可変トランスバーサル型フィルタ手段の複数のタップ係数からタップ重心を検出するタップ重心検出手段と、前記位相誤差検出手段の出力に前記タップ重心検出手段の出力に応じて値を加算する位相シフト手段と、前記位相シフト手段の出力を平滑するループフィルタ手段と、前記ループフィルタ手段の出力により発振周波数を可変して前記クロック信号を発生する発振手段とを備えたものである。この構成では、正確な位相同期を実現するとともに位相同期処理と適応等化処理の競合により等化特性が劣化してしまうことがないという効果に加え、ＰＬＬループ内の遅延時間が短くできるため位相同期過程の応答をより早くすることができる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００３３】
（実施の形態１）
本発明の実施の形態１による信号処理装置のブロック図を図１に示す。なお、先に図８に示した従来例と同一構成で同一機能のブロックおよび同一機能の信号には同じ符号を付した。
【００３４】
図１の実施の形態１は、標本化手段としてのＡＤ変換器（ＡＤＣ）１７、適応トランスバーサル型フィルタ手段としての適応イコライザ１６、位相誤差検出手段としての位相誤差検出回路９、タップ重心検出手段としてのタップ重心検出回路４０、位相シフト手段としての位相シフト回路４２、ループフィルタ手段としてのループフィルタ１２、発振手段としての可変周波数発振回路（ＶＣＯ）１４を含む構成である。
【００３５】
この本実施の形態と図８に示した従来例と異なる点は、タップ重心検出回路４０および位相シフト回路４２が新たに加わっている点である。
【００３６】
図１において、磁気記録媒体から再生された再生信号１は、ＡＤ変換器１７において再生データに同期したクロック信号１５のタイミングで標本化およびディジタル化され、標本化信号３３となる。標本化信号３３は適応イコライザ１６に入力される。適応イコライザ１６は、記録から適応イコライザ１６の出力に至るまでの系のインパルス応答が所定のパーシャルレスポンス特性となるよう等化する。さらに適応イコライザ１６は、記録媒体や再生ヘッドなどの経時変化などによる特性変化に伴う等化のずれが最小になるよう信号の状態に応じて適応的に標本化信号３３を等化し、等化信号６を出力する。なお、適応イコライザ１６の構成は図９に示したものと同一である。等化信号６は、ビタビ復号器７に入力される。ビタビ復号器７は、ビタビアルゴリズムにより最尤復号を行い、記録媒体に記録されていたディジタル情報を検出して再生データ８として出力する。
【００３７】
ここでタップ重心検出回路４０について説明する。
【００３８】
タップ重心検出回路４０には、図９に詳細な構成を示した適応イコライザ１６の５つのタップ係数信号のうち、中心のタップ係数であるＣ(0)を表すタップ係数信号２９ｃを除いた４つのタップ係数信号が入力される。すなわち、タップ係数Ｃ(-2)を表すタップ係数信号２９ａ、Ｃ(-1)を表すタップ係数信号２９ｂ、Ｃ(1)を表すタップ係数信号２９ｄ、Ｃ(2)を表すタップ係数信号２９ｅが入力される。このタップ重心検出回路４０の構成を図２に示す。
【００３９】
図２において、タップ係数信号２９ａ、２９ｂ、２９ｄおよび２９ｅは、それぞれ絶対値回路４６ａ、４６ｂ、４６ｄおよび４６ｅに入力されて絶対値が求められる。さらに、絶対値回路４６ａの出力は係数回路４７ａにおいて（−２）倍されて加算回路４８に入力される。また、絶対値回路４６ｂの出力は係数回路４７ｂにおいて（−１）倍され、絶対値回路４６ｅの出力は係数回路４７ｅにおいて２倍され、それぞれ加算回路４８に入力される。また、絶対値回路４６ｄの出力も加算回路４８に入力される。加算回路４８では４つの入力信号を加算し、その結果を信号４９として出力する。その結果、信号４９は、２|Ｃ(2)|＋|Ｃ(1)|−|Ｃ(-1)|−２|Ｃ(-2)|を表す信号となる。
【００４０】
このため信号４９は、タップ係数Ｃ(1)やＣ(2)の絶対値がＣ(-1)やＣ(-2)の絶対値よりも大きくなると正の値となり、そのバランスの崩れ方に比例して大きな値となる。逆に、タップ係数Ｃ(-1)やＣ(-2)の絶対値がＣ(1)やＣ(2)の絶対値よりも大きくなると信号４９は負の値となり、そのバランスの崩れ方に比例してその絶対値が大きくなる。すなわち、信号４９は適応イコライザ１６の５つのタップ係数の重心が、中心となるタップ係数Ｃ(0)の位置からずれている程度を表すものである。
【００４１】
信号４９は判別回路５０に入力される。判別回路５０では、予め定めた正の所定の値をＲとしたとき、信号４９の値が−Ｒよりも小さいときには符号「−１」をタップ重心信号４１として出力し、信号４９の値がＲよりも大きいときには符号「＋１」をタップ重心信号４１として出力し、信号４９の値が−ＲからＲまでの範囲内にある場合には符号「０」をタップ重心信号４１として出力する。すなわちタップ重心信号４１は、適応イコライザ１６の５つのタップ係数の重心が中心となるタップ係数Ｃ(0)の位置からＣ(-2)、Ｃ(-1)の方向に所定量以上ずれている場合には符号「−１」、タップ係数の重心が中心となるタップ係数Ｃ(0)の位置からＣ(2)、Ｃ(1)の方向に所定量以上ずれている場合には符号「＋１」、タップ係数の重心のタップ係数Ｃ(0)の位置からのずれが所定量以内の場合には「０」となる。
【００４２】
さて再び図１において、等化信号６は位相誤差検出回路９にも入力される。位相誤差検出回路９では、等化信号６の標本点での位相誤差を検出し、位相誤差信号１０を出力する。位相誤差信号１０は、位相シフト回路４２に入力される。また位相シフト回路４２には、タップ重心信号４１も入力されている。
【００４３】
この位相シフト回路４２の構成を図３に示す。図３に示すように、位相シフト回路４２は、選択回路５１と加算回路５２とから構成されている。選択回路５１はタップ重心信号４１により制御され、タップ重心信号４１が符号「−１」の場合には＋Δ（Δは正の微少な値）を選択し、タップ重心信号４１が符号「０」の場合には０を選択し、タップ重心信号４１が符号「＋１」の場合には−Δを選択して出力する。加算回路５２は、位相誤差信号１０と選択回路５１の出力とを加算し、その結果をシフト位相誤差信号４３として出力する。
【００４４】
図１に戻り、シフト位相誤差信号４３はＤＡ変換器１１においてアナログ信号に変換され、ループフィルタ１２において平滑されて発振周波数制御信号１３が得られる。発振周波数制御信号１３は、可変周波数発振回路１４に入力される。可変周波数発振回路１４は発振周波数制御信号１３の電圧に応じた周波数で発振してクロック信号１５を出力し、ＡＤ変換器１７の標本化のためのクロックとして帰還される。ここで、ＡＤ変換器１７、適応イコライザ１６、位相誤差検出回路９、位相シフト回路４２、ＤＡ変換器１１、ループフィルタ１２、可変周波数発振回路１４からなる帰還路はＰＬＬ回路を構成しており、クロック信号１５は再生されたデータに位相同期したクロックとなる。
【００４５】
さてここで、図８に示した従来例では、クロック信号１５を発生するためのＰＬＬと、適応イコライザ１６の動作が互いに競合し、その結果、適応イコライザ１６のタップ係数の重みの中心が大きく移動してしまい、十分な等化を施すことができなくなってしまうという重大な課題があった。本実施の形態では、タップ重心検出回路４０および位相シフト回路４２の動作によりそのような現象が生じない。以下に具体的に説明する。
【００４６】
図４(ａ)および(ｂ)は、等化信号６の標本点の位相を横軸とし、これに対するシフト位相誤差信号４３が示す位相誤差の値を直線５５ａ、５５ｂ、５５ｃとして示している。ここで、直線５５ａはタップ重心信号４１が符号「−１」の場合であり、等化信号６の標本点の位相がＰ１−Δのときにシフト位相誤差信号４３が零となる。また、直線５５ｂはタップ重心信号４１が符号「０」の場合であり、等化信号６の標本点の位相がＰ１のときにシフト位相誤差信号４３が零となる。さらに、直線５５ｃはタップ重心信号４１が符号「＋１」の場合であり、等化信号６の標本点の位相がＰ１＋Δのときにシフト位相誤差信号４３が零となる。
【００４７】
したがって、ＡＤ変換器１７、適応イコライザ１６、位相誤差検出回路９、位相シフト回路４２、ＤＡ変換器１１、ループフィルタ１２、可変周波数発振回路１４からなる帰還路により構成されるＰＬＬで位相ロックする点は、タップ重心信号４１が符号「−１」の場合には等化信号６の位相がＰ１−Δになる点であり、タップ重心信号４１が符号「０」の場合には等化信号６の位相がＰ１になる点であり、タップ重心信号４１が符号「＋１」の場合には等化信号６の位相がＰ１＋Δになる点である。
【００４８】
また、図４には、等化信号６の標本点の位相に対して、等化信号６の本来あるべき信号振幅からのずれの自乗平均誤差の変化の様子を曲線３２として示しており、自乗平均誤差が最小となる等化信号６の位相をＰ２として示した。この自乗平均誤差は、適応イコライザ１６の各タップを制御するための評価関数であり、適応イコライザ１６の各タップはこの自乗平均誤差が最小となるよう制御される。ここで、理想的条件下ではＰ１とＰ２とは一致する。しかし前述したように、実際にはＰ１とＰ２の間に僅かのずれが生じる。なお、図４(ａ)はＰ２＜Ｐ１の例であり、図４(ｂ)はＰ２＞Ｐ１の例である。
【００４９】
今、図４(ａ)に示すようにＰ２＜Ｐ１であるものとし、適応イコライザ１６のタップ係数の重心はタップ係数Ｃ(0)の位置からのずれが所定量以内にありタップ重心信号４１は符号「０」となっているものとする。このとき、シフト位相誤差信号４３は直線５５ｂで示すようになり、ＰＬＬの作用により等化信号６の標本点の位相はＰ１にあるものとする。
【００５０】
ここで、適応イコライザ１６では、等化信号６の自乗平均誤差が小さくなるように、等化信号６の標本点の位相がＰ２に近づく方向に各タップ係数が制御される。すなわち、図９に示した適応イコライザ１６の構成において、係数回路２３の係数であるＣ(-1)、係数回路２２の係数であるＣ(-2)の重み（絶対値の大きさ）が大きくなり、係数回路２５の係数であるＣ(1)、係数回路２６の係数であるＣ(2)の重みが小さくなる方向に変化する。その結果、等化信号６の標本点の位相は図４(ａ)のＰ１からＰ２の方向に向けて僅かながら変化する。
【００５１】
すると、直線５５ｂで示したシフト位相誤差信号４３の値が零からずれるため、ＰＬＬの作用により等化信号６の標本点の位相が再びＰ１になるよう、クロック信号１５の発振位相が制御される。
【００５２】
すると、適応イコライザ１６では等化信号６の標本点の位相がＰ２に近づく方向に再び各タップ係数が制御され、タップ係数の値はＣ(-1)、Ｃ(-2)の重みがさらに大きくなり、Ｃ(1)、Ｃ(2)の重みがさらに小さくなる方向に変化する。その結果、等化信号６の標本点の位相は図１０のＰ１からＰ２の方向に向けて再び僅かに変化する。
【００５３】
以下、ＰＬＬによるクロック信号１５の発振位相の制御と適応イコライザ１６のタップ係数の制御が同様な動作を繰り返すことにより、適応イコライザ１６のタップ係数の重みの中心は、係数回路２４の係数であるＣ(0)から係数回路２３の係数であるＣ(-1)、係数回路２２の係数であるＣ(-2)の方向へと移動していく。
【００５４】
ここで、適応イコライザ１６のタップ係数の重みの中心が移動していくと、やがてタップ重心検出回路４０において、これが検出され、タップ重心信号４１は符号「０」から符号「−１」に変化する。その結果、前述した位相シフト回路４２の動作により、シフト位相誤差信号４３の特性は図４(ａ)の直線５５ｂから直線５５ａに切り替わる。これにより、これまで等化信号６の標本点の位相をＰ１になるよう制御していたＰＬＬは、今度は等化信号６の標本点の位相がＰ１−Δになるようクロック信号１５の位相を制御する。
【００５５】
ＰＬＬの作用により等化信号６の標本点の位相がＰ１−Δになると、適応イコライザ１６では等化信号６の標本点の位相がＰ１−ΔからＰ２に近づく方向に各タップ係数が制御される。このとき、タップ係数の値は、これまでとは逆にＣ(-1)、Ｃ(-2)の重みが小さくなり、Ｃ(1)、Ｃ(2)の重みが大きくなる方向に変化する。その結果、タップ係数の重みの中心のずれが再び所定の範囲以内に戻り、タップ重心検出回路４０においてこれが検出されタップ重心信号４１は符号「−１」から再び符号「０」に変化する。
【００５６】
すると、等化信号６の標本点の位相はＰＬＬの作用により再びＰ１になり、適応イコライザ１６のタップ係数の重みの中心は、再びＣ(-1)、Ｃ(-2)の方向へと移動していく。その結果、タップ重心信号４１は再び符号「０」から符号「−１」に変化する。
【００５７】
すると、また再び等化信号６の標本点の位相はＰＬＬの作用によりＰ１−Δとなり、今度は適応イコライザ１６では等化信号６の標本点の位相がＰ１−ΔからＰ２に近づく方向に近づくよう、タップ係数の値はＣ(-1)、Ｃ(-2)の重みが小さくなり、Ｃ(1)、Ｃ(2)の重みが大きくなる方向に変化する。
【００５８】
以下、同様の動作の繰り返しとなる。すなわち、適応イコライザ１６のタップ係数の重みの中心は、タップ重心信号４１が符号「０」と符号「−１」になる前後を行き来し、それ以上にタップ係数の重みの中心がずれることはない。したがって、図８に示した従来例のように、適応イコライザ１６のタップ係数の重みの中心が大きく移動してしまうことはなく、十分な等化を施すことができる。
【００５９】
一方、図４(ｂ)のようにＰ２＞Ｐ１の場合には、上記の説明から類推できるように、適応イコライザ１６のタップ係数の重みの中心は、タップ重心信号４１が符号「０」と符号「＋１」になる前後を行き来し、それ以上にタップ係数の重みの中心がずれることはない。したがって、この場合においても、図８に示した従来例のように適応イコライザ１６のタップ係数の重みの中心が大きく移動してしまうことはなく、十分な等化を施すことができる。
【００６０】
なお、クロック信号１５がロックする位相は、等化信号６の標本点においてＰ１とＰ１−Δ、あるいはＰ１とＰ１＋Δの間で振動する。しかし、Δの大きさはごく微少であるため、ビタビ復号器７におけるデータ検出に悪影響を及ぼすことはない。
【００６１】
以上のように本実施の形態では、適応イコライザ１６のタップ係数の重みの中心は必ず所定の範囲内に収まり、その範囲を越えてタップ係数の重みの中心がずれて十分な等化を施すことができなくなることはない。また、適応等化後の信号から位相誤差を検出してクロック信号を発生するため、図７に示した従来例に比べて正確な位相同期が実現できる。さらに、標本化前にアナログ処理による等化は必要とせず、等化をディジタル処理のみで行う構成のため、等化の高精度化やＬＳＩ化が容易である。
【００６２】
なお、本実施の形態では適応イコライザを５タップの構成としたが、本発明はこれに限られるものではなく、より多くのタップ数、あるいはより少ないタップ数のトランスバーサル型フィルタで構成しても良い。また、本実施の形態では磁気記録媒体から再生された信号を扱うものとして説明したが、他の記録媒体からの再生信号、あるいは伝送路から受信した信号にも適用できる。さらに、本実施の形態では信号をパーシャルレスポンス等化するものとして説明したが、本発明はこれに限られるものではなく、任意の等化特性に適用できる。
【００６３】
（実施の形態２）
次に、本発明の信号処理装置の実施の形態２について説明する。図５は、本発明の実施の形態２による信号処理装置のブロック図である。なお、先に図１に示した実施の形態１と同一構成で同一機能のブロックおよび同一機能の信号には、同じ符号を付した。この実施の形態２が、先の実施の形態１と異なる点は、適応フィルタのトランスバーサルフィルタ部をＡＤ変換前にアナログ処理の形態で施すようにした点である。なお、トランスバーサルフィルタ部の各タップの適応制御は、ＡＤ変換後の信号に基づいて行う。以下に、構成および動作について説明する。
【００６４】
図５に示す本実施の形態は、可変トランスバーサル型フィルタ手段としての可変フィルタ６０、標本化手段としてのＡＤ変換器１７、適応制御手段としての適応制御回路６３、位相誤差検出手段としての位相誤差検出回路９、タップ重心検出手段としてのタップ重心検出回路４０、位相シフト手段としての位相シフト回路４２、ループフィルタ手段としてのループフィルタ１２、発振手段としての可変周波数発振回路（ＶＣＯ）１４を含む構成である。
【００６５】
図５において、磁気記録媒体から再生された再生信号１は可変フィルタ６０に入力され、記録から可変フィルタ６０の出力であるアナログ等化信号６４に至るまでの系のインパルス応答が所定のパーシャルレスポンス特性となるよう等化する。この可変フィルタ６０の構成を図６に示す。
【００６６】
図６の例では、可変フィルタ６０を５タップのアナログ処理トランスバーサル型フィルタで構成している。再生信号１は、それぞれ１データ期間だけ遅延する遅延回路６８、６９、７０、７１により順次遅延される。係数回路７２は、再生信号１に係数Ｃ(-2)を乗じる。また係数回路７３は、遅延回路６８の出力に係数Ｃ(-1)を乗じる。同様に、係数回路７４は遅延回路６９の出力に係数Ｃ(0)を、係数回路７５は遅延回路７０の出力に係数Ｃ(1)を、係数回路７６は遅延回路７１の出力に係数Ｃ(2)をそれぞれ乗じて出力する。加算回路７７は、係数回路７２〜７６の出力の総和を求め、アナログ等化信号６４として出力する。なお、係数回路７２の係数値Ｃ(-2)は、タップ係数信号６１ａによって与えられる。同様に、係数回路７３に対して係数Ｃ(-1)をタップ係数信号６１ｂによって、係数回路７４に対して係数Ｃ(0)をタップ係数信号６１ｃによって、係数回路７５に対して係数Ｃ(1)をタップ係数信号６１ｄによって、そして係数回路７６に対して係数Ｃ(2)をタップ係数信号６１ｅによって与える。
【００６７】
さて図５に戻り、アナログ等化信号６４は可変フィルタ６０からＡＤ変換器１７に入力される。ＡＤ変換器１７では、再生データに同期したクロック信号１５のタイミングで標本化およびディジタル化し、等化信号６を出力する。等化信号６は、ビタビ復号器７に入力される。ビタビ復号器７は、ビタビアルゴリズムにより最尤復号を行い、記録媒体に記録されていたディジタル情報を検出して再生データ８として出力する。
【００６８】
また、等化信号６は適応制御回路６３に入力される。適応制御回路６３では、等化信号６の本来あるべき信号振幅からのずれの自乗平均誤差が最小になるよう可変フィルタ６０の各タップ係数を適応的に制御する。このため、タップ係数信号２９ａ、２９ｂ、２９ｃ、２９ｄ、２９ｅをディジタル信号の形態で出力する。タップ係数信号２９ａ、２９ｂ、２９ｃ、２９ｄおよび２９ｅは、５チャネルのＤＡ変換器６２に入力されてアナログ信号に変換され、それぞれタップ係数信号６１ａ、６１ｂ、６１ｃ、６１ｄおよび６１ｅとして前述の可変フィルタ６０に帰還される。これにより、可変フィルタ６０は、記録媒体や再生ヘッドなどの経時変化などによる特性変化に伴う等化のずれが最小になるよう信号の状態に応じて適応的に再生信号１を等化し、アナログ等化信号６４を出力する。また、タップ係数信号２９ａ、２９ｂ、２９ｃ、２９ｄ、２９ｅのうち中心のタップ係数であるＣ(0)を表す２９ｃを除いた４つのタップ係数信号は、タップ重心検出回路４０にも入力される。なお、適応制御回路６３での適応制御の方法は、ＬＭＳ（Least Mean Square）アルゴリズムとして広く知られているので詳細な説明は省略する。
【００６９】
さて、等化信号６は、位相誤差検出回路９にも入力される。位相誤差検出回路９では、等化信号６の標本点での位相誤差を検出し、位相誤差信号１０を出力する。位相誤差信号１０は、位相シフト回路４２に入力される。また位相シフト回路４２には、タップ重心信号４１も入力されている。位相シフト回路４２から出力されるシフト位相誤差信号４３は、ＤＡ変換器１１においてアナログ信号に変換され、ループフィルタ１２において平滑されて発振周波数制御信号１３が得られる。発振周波数制御信号１３は、可変周波数発振回路１４に入力される。可変周波数発振回路１４は発振周波数制御信号１３の電圧に応じた周波数で発振してクロック信号１５を出力し、ＡＤ変換器１７の標本化のためのクロックとして帰還される。ここで、ＡＤ変換器１７、位相誤差検出回路９、位相シフト回路４２、ＤＡ変換器１１、ループフィルタ１２、可変周波数発振回路１４からなる帰還路はＰＬＬ回路を構成しており、クロック信号１５は再生されたデータに位相同期したクロックとなる。
【００７０】
本実施の形態において、タップ重心検出回路４０、位相誤差検出回路９、位相シフト回路４２などの構成および動作は、先に説明した図１の実施の形態１と全く同じであるので詳細な説明を省略するが、可変フィルタ６０のタップ係数の重みの中心は必ず所定の範囲内に収まり、その範囲を越えてタップ係数の重みの中心がずれて十分な等化を施すことができなくなることはない。また、可変フィルタ６０による適応等化後の信号から位相誤差を検出してクロック信号を発生するため、図７に示した従来例に比べて正確な位相同期が実現できる。さらに、ＡＤ変換器１７、位相誤差検出回路９、位相シフト回路４２、ＤＡ変換器１１、ループフィルタ１２、可変周波数発振回路１４で構成されるＰＬＬ回路の帰還ループ内にフィルタを含まない構成のため、ループ内の遅延時間が短くでき、このためＰＬＬの位相同期過程の応答をより早くすることができるという特徴がある。
【００７１】
なお、本実施の形態では適応フィルタを５タップの構成としたが、本発明はこれに限られるものではなく、より多くのタップ数、あるいはより少ないタップ数のトランスバーサル型フィルタで構成しても良い。また、本実施の形態では磁気記録媒体から再生された信号を扱うものとして説明したが、他の記録媒体からの再生信号、あるいは伝送路から受信した信号にも適用できる。さらに、本実施の形態では信号をパーシャルレスポンス等化するものとして説明したが、本発明はこれに限られるものではなく、任意の等化特性に適用できる。
【００７２】
【発明の効果】
以上のように本発明によれば、適応等化後の信号から位相誤差を検出してクロック信号を発生することで正確な位相同期を実現するとともに、位相同期処理と適応等化処理の競合により等化特性が劣化してしまうことがない。また、適応等化をディジタル処理で行う構成にした場合には、等化の高精度化やＬＳＩ化が容易である。さらに、適応フィルタのトランスバーサルフィルタ部を標本化前に行う構成にした場合には、ＰＬＬのループ内の遅延時間が短くでき、このため位相同期過程の応答をより早くすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による信号処理装置の構成を示すブロック図
【図２】同信号処理装置におけるタップ重心検出回路の構成を示すブロック図
【図３】同信号処理装置における位相シフト回路の構成を示すブロック図
【図４】同信号処理装置の動作を説明する特性図
【図５】本発明の実施の形態２による信号処理装置の構成を示すブロック図
【図６】同信号処理装置における可変フィルタの構成を示すブロック図
【図７】第１の従来例としての信号処理装置の構成を示すブロック図
【図８】第２の従来例としての信号処理装置の構成を示すブロック図
【図９】本発明の実施の形態１および第２の従来例における適応イコライザの構成を示すブロック図
【図１０】第２の従来例の課題を説明する特性図
【符号の説明】
９位相誤差検出回路
１２ループフィルタ
１４可変周波数発振回路
１６適応イコライザ
１７ＡＤ変換器
４０タップ重心検出回路
４２位相シフト回路
６０可変フィルタ
６３適応制御回路

Claims

入力信号をクロック信号で標本化する標本化手段と、
前記標本化手段により標本化された信号を適応的に等化する複数のタップ係数を備えた適応トランスバーサル型フィルタ手段と、
前記適応トランスバーサル型フィルタ手段の出力信号から位相誤差を検出する位相誤差検出手段と、
前記適応トランスバーサル型フィルタ手段の複数のタップ係数からタップ重心を検出するタップ重心検出手段と、
前記位相誤差検出手段の出力に前記タップ重心検出手段の出力に応じて値を加算する位相シフト手段と、
前記位相シフト手段の出力を平滑するループフィルタ手段と、
前記ループフィルタ手段の出力により発振周波数を可変して前記クロック信号を発生する発振手段とを備えた信号処理装置。
タップ重心検出手段は、適応トランスバーサル型フィルタ手段の各タップ係数値の絶対値にタップごとの所定の重みを乗じて合成する演算手段を備えたことを特徴とする請求項１記載の信号処理装置。
入力信号を等化する可変トランスバーサル型フィルタ手段と、
前記可変トランスバーサル型フィルタ手段の出力信号をクロック信号で標本化する標本化手段と、
前記標本化手段の出力信号に応じて前記可変トランスバーサル型フィルタ手段の複数のタップ係数を制御する適応制御手段と、
前記標本化手段の出力信号から位相誤差を検出する位相誤差検出手段と、
前記可変トランスバーサル型フィルタ手段の複数のタップ係数からタップ重心を検出するタップ重心検出手段と、
前記位相誤差検出手段の出力に前記タップ重心検出手段の出力に応じて値を加算する位相シフト手段と、
前記位相シフト手段の出力を平滑するループフィルタ手段と、
前記ループフィルタ手段の出力により発振周波数を可変して前記クロック信号を発生する発振手段とを備えた信号処理装置。
タップ重心検出手段は、可変トランスバーサル型フィルタ手段の各タップ係数値の絶対値にタップごとの所定の重みを乗じて合成する演算手段を備えたことを特徴とする請求項３記載の信号処理装置。