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JPH09238068A - 単一スルーレート抵抗を持った出力ドライバ回路 - Google Patents

単一スルーレート抵抗を持った出力ドライバ回路

Info

Publication number
JPH09238068A
JPH09238068A JP9005528A JP552897A JPH09238068A JP H09238068 A JPH09238068 A JP H09238068A JP 9005528 A JP9005528 A JP 9005528A JP 552897 A JP552897 A JP 552897A JP H09238068 A JPH09238068 A JP H09238068A
Authority
JP
Japan
Prior art keywords
signal
output
terminal
transistor
driver circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9005528A
Other languages
English (en)
Inventor
C Mcclure David
シー． マククルーア デイビッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of JPH09238068A publication Critical patent/JPH09238068A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】 クローバー電流が発生することを防止した集
積回路メモリ装置の出力ドライバ回路を提供する。 【解決手段】 出力ドライバ回路（４０）は複数個のタ
ップ（５４ａ，５４ｂ）を持った単に１個の抵抗性要素
（５４）を使用するに過ぎず、従ってスルーレート制御
のために必要とされるシリコン面積の量が最小とされ
る。出力ドライバ回路を制御する信号はスキューがない
ように且つＶｃｃ／２の電圧レベルにおいて交差するよ
うに注意深くバランスされており、従って出力ドライバ
回路の出力信号のトライステート期間中にクローバー電
流が発生することはない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、集積回路装
置に関するものであって、更に詳細には、出力ドライバ
回路を持った集積回路メモリ装置に関するものである。
【０００２】
【従来の技術】多数の入力ピンと出力ピンとを持った最
近の集積回路メモリ装置においては、出力ドライバクロ
ーバー（ｃｒｏｗｂａｒ）電流問題に遭遇することは一
般的である。クローバー電流は、３２個又はそれ以上の
出力ピンが同時的にスイッチングする場合のある極めて
大型のメモリ装置の場合には悪化される。クローバー電
流は、メモリ装置の出力ピンが状態を変化させる場合に
発生し、且つ図１の従来の集積回路出力ドライバ回路１
０を参照して説明する。図１の出力ドライバ回路１０
は、ＰチャンネルＭＯＳトランジスタ１２，１４，１
６，２２，２４、ＮチャンネルＭＯＳトランジスタ１
８，２０，２６，２８，３０、スルーレート抵抗Ｒ１，
Ｒ２、出力パッド３９を有している。データ出力（Ｄａ
ｔａ Ｏｕｔ）信号３２が、図示した如く、トランジス
タ１２，１８，２４，２６のゲートへ供給される。反転
出力ディスエーブル（ＯＤ＿）信号３４がトランジスタ
２０及び１４のゲートを駆動する。出力ディスエーブル
（ＯＤ）信号３６はトランジスタ２２及び２８のゲート
を駆動する。出力ドライバ回路１０は出力パッド３９上
に出力信号３８を発生させる。
【０００３】次に、出力ドライバ回路１０の電気的接続
について検討する。トランジスタ１２，１４，１６の第
一ソース／ドレイン及び抵抗Ｒ２の第一端子は電源電圧
Ｖｃｃへ接続している。抵抗Ｒ１の第二端子及びトラン
ジスタ２６，２８，３０の第二ソース／ドレインは電源
電圧Ｖｓｓへ接続している。抵抗１２の第二ソース／ド
レインは、トランジスタ１８の第一ソース／ドレイン、
トランジスタ１４の第二ソース／ドレイン、トランジス
タ１６のゲートへ接続している。トランジスタ１４のゲ
ートはトランジスタ２０のゲートへ接続している。Ｐド
ライバトランジスタ１６の第二ソース／ドレインは、出
力信号３８を形成するために、Ｎドライバトランジスタ
３０の第一ソース／ドレインへ接続している。トランジ
スタ１８の第二ソース／ドレインはトランジスタ２０の
第一ソース／ドレインへ接続している。トランジスタ２
０の第二ソース／ドレインは抵抗Ｒ１の第一端子へ接続
している。抵抗Ｒ２の第二端子はトランジスタ２２の第
一ソース／ドレインへ接続している。トランジスタ２２
の第二ソース／ドレインはトランジスタ２４の第一ソー
ス／ドレインへ接続している。トランジスタ２４の第二
ソース／ドレインは、トランジスタ２６の第一ソース／
ドレイン、トランジスタ２８の第一ソース／ドレイン、
トランジスタ３０のゲートへ接続している。
【０００４】抵抗Ｒ１及びＲ２はスルーレート制御抵抗
である。出力信号３８が状態を変化させる場合に、Ｐド
ライバトランジスタ１６はターンオフし且つＮドライバ
トランジスタはターンオンするか、又はＰドライバトラ
ンジスタ１６がターンオンし且つＮドライバトランジス
タ３０がターンオフする。出力スイッチング期間中にＮ
ドライバトランジスタ３０がターンオン（又はターンオ
フ）するのでＰドライバトランジスタ１６をオフ状態に
維持することは困難である。何故ならば、Ｐドライバト
ランジスタ１６及びＮドライバトランジスタ３０の各々
はそれら自身の別個のゲートによって制御されるからで
ある。又、スルーレート制御抵抗Ｒ１及びＲ２は、各
々、Ｐドライバトランジスタ１６及びＮドライバトラン
ジスタ３０の両方によって使用される。
【０００５】出力信号３８の論理状態をスイッチングさ
せる場合に遭遇するクローバー電流問題に加えて、図１
の出力ドライバ回路１０は２つのスルーレート制御抵抗
Ｒ１及びＲ２を必要とし、その各々は集積回路メモリ装
置においてかなりのシリコン面積を必要とする。従っ
て、これら２つの従来技術の問題に対処することの可能
な新たな技術を提供することの必要性が存在している。
第一に、多数のデバイス出力ピンの同時的なスイッチン
グによってクローバー電流の発生を可及的に減少させる
ことの必要性が存在している。第二に、抵抗Ｒ１及びＲ
２のようなスルーレート抵抗に対して使用されるシリコ
ン面積の量を減少させることの必要性が存在している。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みになれたものであって、上述した如き従来技術の欠
点を解消し、集積回路メモリ装置のクローバー電流の発
生を減少させることを目的とする。本発明の別の目的と
するところは、集積回路メモリ装置のスルーレート制御
抵抗に対して必要とされるシリコン面積の量を減少させ
ることである。
【０００７】
【課題を解決するための手段】本発明によれば、集積回
路メモリ装置の出力ドライバ回路が出力ピンのスイッチ
ングから発生するクローバー電流を防止している。本出
力ドライバ回路は、複数個のタップを有することの可能
な１個の抵抗性要素を使用するに過ぎず、従ってスルー
レート制御のために使用されるシリコン面積の量が最小
とされている。
【０００８】
【発明の実施の形態】本発明の出力ドライバ回路は、集
積回路メモリ装置のクローバー電流の発生を減少させ、
更に、集積回路メモリ装置のスルーレート制御抵抗のた
めに必要とされるシリコン面積の量を減少させている。
【０００９】図２を参照すると、本発明に基づく集積回
路出力ドライバ回路４０の概略図が示されている。出力
ドライバ回路４０は、インバータ４２，４６、Ｐチャン
ネルＭＯＳトランジスタ４８，５０，５２，５８、Ｎチ
ャンネルＭＯＳトランジスタ５６，６０，６２，６４、
パスゲート４５、単一の抵抗要素５４を有している。出
力ドライバ回路４０は、集積回路メモリ装置のチップイ
ネーブル信号、書込イネーブル信号及び出力イネーブル
（これらの信号は図２には示していない）の関数である
出力ディスエーブル（ＯＤ）制御信号６６が供給される
と共にデータ（Ｄａｔａ）信号７０が供給され、出力ド
ライバ回路４０は出力パッド７６上に出力信号７４を発
生する。
【００１０】次に、出力ドライバ回路４０を構成する要
素の電気的接続について検討する。インバータ４２の第
一端子は出力ディスエーブル制御信号６６が供給され、
インバータ４２の第二端子はインバータ４６の第一端子
及びパスゲート４５の入力端子へ接続している。データ
信号７０はトランジスタ４８及び６２のゲートへ供給さ
れる。パスゲート４５の第一制御信号、トランジスタ６
２の第二ソース／ドレイン、トランジスタ６４の第二ソ
ース／ドレイン、Ｎドライバトランジスタ６０の第二ソ
ース／ドレインは電源電圧Ｖｓｓへ接続している。パス
ゲート４５の第二制御信号、トランジスタ４８の第一ソ
ース／ドレイン、トランジスタ５０の第一ソース／ドレ
イン、Ｐドライバトランジスタ５２の第一ソース／ドレ
インは電源電圧Ｖｃｃへ接続している。インバータ４６
の第二端子はトランジスタ５８のゲート及びトランジス
タ６４のゲートへ接続している。トランジスタ４８の第
二ソース／ドレインはトランジスタ５０の第二ソース／
ドレイン、Ｐドライバトランジスタ５２のゲート及び抵
抗性要素５４へ接続している。トランジスタ５６の第一
ソース／ドレインは第一抵抗性タップ５４ａと第二抵抗
性タップ５４ｂとの間で抵抗性要素５４へ接続してい
る。トランジスタ５６の第二ソース／ドレインは、トラ
ンジスタ５８の第二ソース／ドレイン、トランジスタ６
２の第一ソース／ドレイン、トランジスタ６４の第一ソ
ース／ドレイン、Ｎドライバトランジスタ６０のゲート
へ接続している。トランジスタ５８の第一ソース／ドレ
インは抵抗性要素５４の第二抵抗性タップ５４ｂへ接続
している。
【００１１】出力ディスエーブル信号６６は高論理状態
へ移行して出力信号７４をトライステート状態とさせ
る。Ｐドライバトランジスタ５２及びＮドライバトラン
ジスタ６０のゲートへ夫々供給されるＰ信号５１及びＮ
信号６１は同一の制御信号である出力ディスエーブル信
号６６によって制御される。更に、Ｐ信号５１及びＮ信
号６１が低状態へ移行する場合に正方向へ移行する出力
信号７４に対してトランジスタ５６及び５８によって導
入される遅延だけＰ信号５１がＮ信号６１に対して遅
れ、且つＰ信号５１及びＮ信号６１が高状態へ移行する
場合に負方向へ移行する出力信号７４に対して同一の遅
延だけＮ信号６１がＰ信号５１に対して遅れる。
【００１２】単一の抵抗性要素５４が出力信号７４のス
ルーレートを制御するために使用されている。Ｐチャン
ネルトランジスタ５８を介してＮドライバトランジスタ
６０をプルアップさせるために必要とされる抵抗値は、
抵抗性要素５４の全抵抗値であり一方Ｐドライバトラン
ジスタ５２を低論理レベルへプルダウンさせるのに必要
とされる抵抗値はより少ない抵抗値であり、すなわち抵
抗性要素５４の全抵抗値の一部である。このより小さな
抵抗値はＮチャンネルトランジスタ５６へ接続されてい
る抵抗タップ５４ａによって示されている。Ｎチャンネ
ルトランジスタ５６も、所望により、抵抗タップ５４ｂ
へ接続させることが可能である。
【００１３】複数個のタップを持った単一の抵抗性要素
は、２つの抵抗を必要とした従来のアプローチとは異な
り、単に１個の抵抗性要素を使用することを必要とする
に過ぎない。単一の抵抗性要素の異なる抵抗タップ点
は、抵抗値の大きさを調節するために使用することが可
能であり且つ出力信号７４を高又は低へスイッチングさ
せる場合に達成する異なるノイズレベルに対処するため
に使用することが可能である。異なる抵抗タップ点は、
Ｐドライバトランジスタ５２及びＮドライバトランジス
タ６０のゲートと関連する異なる量の容量に起因してＰ
ノード５１及びＮノード６１に位置されている異なる容
量を補正するために有用な場合がある。又、抵抗５４
は、所望により、単に１個のタップを有するものとする
ことも可能である。単一の抵抗性要素を使用するという
ことは、従来技術のアプローチでは８個のトランジスタ
であったのと異なり単に６個のトランジスタがＰ信号５
１及びＮ信号６１を制御するために必要であるに過ぎな
いことを意味している。更に、データ信号７０上のロー
ディングは４つのゲートではなく２つのゲートである。
出力イネーブル内部（ＯＥＩ）信号６８及び出力ディス
エーブル内部（ＯＤＩ）信号７２はスキューが存在しな
いように注意深くバランスされており、且つこれらの信
号は電圧レベルＶｃｃ／２において交差する。パスゲー
ト４５が存在しなかった場合には、出力ディスエーブル
内部信号７２が出力イネーブル内部信号６８に遅れるの
で、インバータ４６のゲート遅延の期間中、図２のトラ
ンジスタはＶｃｃからＶｓｓへ導通状態となる。パスゲ
ート４５の遅延は、インバータ４６の遅延と一致するよ
うに選択されており、従って出力ディスエーブル内部信
号７２と出力イネーブル内部信号６８との間に遅延はな
い。一例として、パスゲート４５は、出力ディスエーブ
ル内部信号７２によって制御されるトランジスタ５８
は、出力イネーブル内部信号６８によって制御されるト
ランジスタ５０がターンオンするのと同時にターンオフ
することを確保している。
【００１４】図３を参照すると、図２の出力ドライバの
波形が、本発明はクローバー電流を発生するものではな
いことを示している。Ｐ信号５１がＶｃｃ−Ｖｔｐ電圧
レベル（Ｖｃｃの電圧レベルからＰドライバトランジス
タのスレッシュホールド電圧を差引いたもの）に到達す
ると、Ｎ信号６１がＶｔｎ電圧レベル（Ｎドライバトラ
ンジスタ６０のスレッシュホールド電圧）へ到達する前
にＰドライバトランジスタ５２はターンオフされる。逆
に、Ｐ信号５１及びＮ信号６１が低状態へ移行する信号
である場合には、Ｐ信号５１がＶｃｃ−Ｖｔｐ電圧レベ
ルへ到達する前に、Ｎ信号６１はＶｔｎ電圧レベルへ到
達する。図３に明確に示されているように、Ｐドライバ
５２とＮドライバ６０とは決して同時的に導通状態とな
ることはなく、従ってクローバー電流が発生されること
はない。
【００１５】本発明は複数個のスイッチング出力ドライ
バを使用する任意のシステム又はデバイス（装置）にお
いて望ましいものである。従って、本発明は多数のタイ
プの装置、例えば、ＳＲＡＭ（スタティックランダムア
クセスメモリ）、ＤＲＡＭ（ダイナミックランダムアク
セスメモリ）、ＢＲＡＭ（バーストＲＡＭ）装置などの
メモリ装置、ＰＲＡＭ（プログラマブルリードオンリメ
モリ）、ＥＰＲＯＭ（消去可能プログラマブルリードオ
ンリメモリ）、フラッシュＥＰＲＯＭ及びＥＥＰＲＯＭ
（電気的に消去可能なプログラマブルリードオンリメモ
リ）装置などのプログラマブル装置、論理装置、ゲート
アレイ、ＡＳＩＣ（応用特定集積回路）、及びマイクロ
プロセサ等の種々の装置において使用するのに適したも
のである。本発明は、更に、これらの種々のタイプの装
置を使用する任意のシステム又は複数個のシステムにお
いて使用するのに適したものである。
【００１６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来技術に基づく集積回路出力ドライバ回路
の概略図。
【図２】 本発明に基づく集積回路出力ドライバ回路の
概略図。
【図３】 本発明に基づく図２の集積回路出力ドライバ
回路における波形を示した概略図。
【符号の説明】
４０ 集積回路出力ドライバ回路 ４２，４６ インバータ ４５ パスゲート ４８，５０，５２，５８ ＰチャンネルＭＯＳトランジ
スタ ５６，６０，６２，６４ ＮチャンネルＭＯＳトランジ
スタ ５４ 単一の抵抗性要素 ７６ 出力パッド

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 単一スルーレート抵抗性要素を持った出
    力ドライバ回路において、 第一電源電圧、 第二電源電圧、 制御端子と、前記第一電源電圧へ結合している第一端子
    と、第二端子とを持った第一ドライバ要素、 制御端子と、出力信号を画定するために前記第一ドライ
    バ要素の第二端子へ結合している第一端子と、前記第二
    電源電圧へ結合している第二端子とを持った第二ドライ
    バ要素、 第一端子と、第二端子と、タップとを持った低抵抗要
    素、 前記第一電源へ接続している第一端子と、前記低抵抗要
    素の第一端子へ接続している第二端子と、データ信号が
    供給される制御端子とを持った第一トランジスタ要素、 前記第一電源へ接続している第一端子と、前記第一トラ
    ンジスタ要素の第二端子と、前記低抵抗要素の第一端子
    及び前記第一ドライバ要素の制御端子へ接続している第
    二端子と、出力イネーブル信号が供給される制御端子と
    を持った第二トランジスタ要素、 前記低抵抗要素のタップへ接続した第一端子と、前記出
    力イネーブル信号が供給される制御端子とを持った第三
    トランジスタ要素、 前記低抵抗要素の第二端子へ接続した第一端子と、前記
    第三トランジスタ要素の第二端子へ接続した第二端子
    と、反転制御信号が供給される制御端子とを持った第四
    トランジスタ要素、 前記第三トランジスタ要素の第二端子、前記第四トラン
    ジスタ要素の第二端子及び前記第二ドライバ要素の制御
    端子へ接続した第一端子と、前記第二電源電圧へ接続し
    た第二端子と、前記データ信号が供給される制御端子と
    を持った第五トランジスタ要素、 前記第五トランジスタ要素の第一端子、前記第三トラン
    ジスタ要素の第二端子、前記第四トランジスタ要素の第
    二端子及び前記第二ドライバ要素の制御端子へ接続した
    第一端子と、前記第二電源電圧へ接続した第二端子と、
    反転制御信号が供給される制御端子とを持った第六トラ
    ンジスタ要素、を有することを特徴とする出力ドライバ
    回路。
  2. 【請求項２】 請求項１において、前記第一電源電圧が
    Ｖｃｃであり且つ前記第二電源電圧がＶｓｓであること
    を特徴とする出力ドライバ回路。
  3. 【請求項３】 請求項１において、前記第一ドライバ要
    素及び前記第二ドライバ要素がトランジスタ要素である
    ことを特徴とする出力ドライバ回路。
  4. 【請求項４】 請求項３において、前記第一ドライバ要
    素がＰチャンネルＭＯＳトランジスタであり且つ前記第
    二ドライバ要素がＮチャンネルＭＯＳトランジスタであ
    ることを特徴とする出力ドライバ回路。
  5. 【請求項５】 請求項１において、前記抵抗性要素が複
    数個のマルチタップを持った単一抵抗であることを特徴
    とする出力ドライバ回路。
  6. 【請求項６】 請求項５において、前記抵抗性要素が本
    出力ドライバ回路のスルーレート制御を与えることを特
    徴とする出力ドライバ回路。
  7. 【請求項７】 請求項１において、前記第一トランジス
    タ要素がＰチャンネルＭＯＳトランジスタであり、前記
    第二トランジスタ要素がＰチャンネルＭＯＳトランジス
    タであり、前記第三トランジスタ要素がＮチャンネルＭ
    ＯＳトランジスタであり、前記第四トランジスタ要素が
    ＰチャンネルＭＯＳトランジスタであり、前記第五トラ
    ンジスタ要素がＮチャンネルＭＯＳトランジスタであ
    り、前記第六トランジスタ要素がＮチャンネルＭＯＳト
    ランジスタであることを特徴とする出力ドライバ回路。
  8. 【請求項８】 請求項１において、更に、出力パッドが
    デバイスパッケージピンへ結合されると共に前記出力信
    号が供給されることを特徴とする出力ドライバ回路。
  9. 【請求項９】 請求項１において、前記第三トランジス
    タの第一端子が前記抵抗性要素のタップではなく前記抵
    抗要素の第二端子へ接続していることを特徴とする出力
    ドライバ回路。
  10. 【請求項１０】 請求項１において、更に、 導通状態となるべく前記第一電源電圧へ接続した第一制
    御端子及び前記第二電源電圧へ接続した第二制御端子を
    持っており、且つ第一端子への入力信号として制御信号
    を持っており且つ第二端子上に出力イネーブル信号を持
    っており、本出力ドライバ回路に対して遅延時間を導入
    させるパスゲート、 前記パスゲートの遅延時間に等しい遅延時間を本出力ド
    ライバ回路へ導入させ且つ入力信号として前記制御信号
    を受取り且つ前記制御信号を反転させて反転制御信号を
    発生させるインバータ要素、を有することを特徴とする
    出力ドライバ回路。
  11. 【請求項１１】 請求項１０において、前記パスゲート
    の遅延時間が前記インバータ要素の遅延時間に等しいの
    で、出力イネーブル信号と反転制御信号との間に時間遅
    れが存在することがないことを特徴とする出力ドライバ
    回路。
  12. 【請求項１２】 請求項１１において、前記出力イネー
    ブル信号と前記反転制御信号との間にスキューが存在し
    ないことを特徴とする出力ドライバ回路。
  13. 【請求項１３】 請求項１において、本回路が複数個の
    スイッチング出力ドライバを持ったシステムにおいて使
    用されていることを特徴とする出力ドライバ回路。
  14. 【請求項１４】 請求項１において、本回路が複数個の
    スイッチング出力ドライバを持った集積回路メモリ装置
    内において使用されていることを特徴とする出力ドライ
    バ回路。
  15. 【請求項１５】 請求項１４において、前記集積回路メ
    モリ装置がスタティックランダムアクセスメモリ（ＳＲ
    ＡＭ）であることを特徴とする出力ドライバ回路。
  16. 【請求項１６】 請求項１４において、前記集積回路メ
    モリ装置がプログラマブル装置であることを特徴とする
    出力ドライバ回路。
  17. 【請求項１７】 請求項１４において、前記集積回路メ
    モリ装置が論理装置であることを特徴とする出力ドライ
    バ回路。
  18. 【請求項１８】 請求項１４において、前記集積回路メ
    モリ装置が応用特定集積回路（ＡＳＩＣ）装置であるこ
    とを特徴とする出力ドライバ回路。
  19. 【請求項１９】 請求項１４において、前記集積回路メ
    モリ装置がダイナミックランダムアクセスメモリ（ＤＲ
    ＡＭ）であることを特徴とする出力ドライバ回路。
  20. 【請求項２０】 請求項１４において、前記集積回路メ
    モリ装置がマイクロプロセサであることを特徴とする出
    力ドライバ回路。
  21. 【請求項２１】 請求項１４において、前記集積回路メ
    モリ装置がゲートアレイであることを特徴とする出力ド
    ライバ回路。
  22. 【請求項２２】 集積回路装置の複数個の出力ピンの出
    力スイッチングに起因するクローバー電流を取除く方法
    において、 集積回路装置の出力信号を第一論理状態へ駆動する場合
    に集積回路装置の第一ドライバ要素の第一制御信号を集
    積回路装置の第二ドライバ要素の第二制御信号に対して
    遅れさせ、 前記集積回路装置の出力信号を第二論理状態へ駆動する
    場合に、前記第二ドライバ要素の第二制御信号を前記第
    一制御信号に対して遅れさせる、上記各ステップを有す
    ることを特徴とする方法。
  23. 【請求項２３】 請求項２２において、前記出力信号を
    第一論理状態へ駆動すると、前記第一制御信号は第一遅
    延時間だけ前記第二制御信号より遅れ、且つ前記出力信
    号が第二論理状態へ駆動されると、前記第二制御信号が
    第二遅延時間だけ前記第一制御信号より遅れる、ことを
    特徴とする方法。
  24. 【請求項２４】 請求項２３において、前記第一遅延時
    間が前記第二遅延時間と等しいことを特徴とする方法。
  25. 【請求項２５】 請求項２３において、前記第一遅延時
    間は、抵抗性要素の第一抵抗値及び第一論理ゲートによ
    って画定される遅延に等しく、且つ前記第二遅延時間は
    前記抵抗性要素の第二抵抗値及び第二論理ゲートによっ
    て画定される遅延に等しいことを特徴とする方法。
  26. 【請求項２６】 請求項２５において、前記抵抗性要素
    が前記集積回路装置のスルーレートを制御することを特
    徴とする方法。
  27. 【請求項２７】 請求項２６において、前記抵抗性要素
    が複数個の抵抗タップを有していることを特徴とする方
    法。
  28. 【請求項２８】 請求項２２において、前記集積回路装
    置の出力信号を第一論理状態へ駆動することによって前
    記第一制御信号が前記第二制御信号に遅れる場合には、
    前記第一ドライバ要素がターンオンする前に前記第二ド
    ライバ要素がシャットオフし、且つ前記集積回路装置の
    出力信号を第二論理状態へ駆動することによって前記第
    二制御信号が前記第一制御信号に遅れる場合には、前記
    第二ドライバ要素がターンオンする前に前記第一ドライ
    バ要素がシャットオフすることを特徴とする方法。
  29. 【請求項２９】 相補的な信号の間でゲート遅延が存在
    しないように出力ドライバ回路の相補的信号をバランス
    させる方法において、 第一信号を発生させるために第一要素を介して制御信号
    を通過させ、 第二信号を発生させるために第二要素を介して前記制御
    信号を通過させる、上記各ステップを有しており、前記
    第一要素の遅延が前記第二要素の遅延と等しく、従って
    前記第一信号と前記第二信号との間に遅延が存在しない
    ことを特徴とする方法。
  30. 【請求項３０】 請求項２９において、前記第一要素が
    パスゲートであることを特徴とする方法。
  31. 【請求項３１】 請求項２９において、前記第二要素が
    インバータ要素であり且つ前記第二信号が前記第一信号
    の反転した信号であることを特徴とする方法。
  32. 【請求項３２】 請求項２９において、前記制御信号が
    出力イネーブル信号であることを特徴とする方法。
  33. 【請求項３３】 請求項３２において、前記第一信号が
    出力イネーブル信号であり且つ前記第二信号が前記出力
    ディスエーブル信号の派生信号であることを特徴とする
    方法。
JP9005528A 1996-01-19 1997-01-16 単一スルーレート抵抗を持った出力ドライバ回路 Pending JPH09238068A (ja)

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