JPH09212201A - 生産設備用制御回路 - Google Patents
生産設備用制御回路Info
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- JPH09212201A JPH09212201A JP8014944A JP1494496A JPH09212201A JP H09212201 A JPH09212201 A JP H09212201A JP 8014944 A JP8014944 A JP 8014944A JP 1494496 A JP1494496 A JP 1494496A JP H09212201 A JPH09212201 A JP H09212201A
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Abstract
(57)【要約】
【課題】 射出成形機等の生産設備に使用される制御装
置におけるシステム異常発生時、ハードウェアの故障等
の異常がある場合、システム再起動時に金型などを破損
することのない安全機能を備えた生産設備用制御回路を
提供することを目的とする。 【解決手段】 ウォッチドックタイマー２のリセット信
号を保持する保持回路５と、保持されたリセット信号に
よりインターフェイス回路３に対して設備の動作を強制
的に停止させ、その状態を持続させる強制停止回路６を
設けることにより、システム異常状態でのシステムの再
起動を防止し、安全性を保つことができる。
置におけるシステム異常発生時、ハードウェアの故障等
の異常がある場合、システム再起動時に金型などを破損
することのない安全機能を備えた生産設備用制御回路を
提供することを目的とする。 【解決手段】 ウォッチドックタイマー２のリセット信
号を保持する保持回路５と、保持されたリセット信号に
よりインターフェイス回路３に対して設備の動作を強制
的に停止させ、その状態を持続させる強制停止回路６を
設けることにより、システム異常状態でのシステムの再
起動を防止し、安全性を保つことができる。
Description
【０００１】
【発明の属する技術分野】本発明は射出成形機等の生産
設備機器に使用する制御装置において、安全機能を付加
した生産設備用制御回路に関するものである。
設備機器に使用する制御装置において、安全機能を付加
した生産設備用制御回路に関するものである。
【０００２】
【従来の技術】従来、例えば射出成形機の動作中にシス
テム異常が発生した場合に対しては、ウォッチドックタ
イマー等の検出回路により暴走を検出し、プロセッサを
リセットすることによりシステムの再起動を行ってい
た。
テム異常が発生した場合に対しては、ウォッチドックタ
イマー等の検出回路により暴走を検出し、プロセッサを
リセットすることによりシステムの再起動を行ってい
た。
【０００３】図６にこのような従来の一般的な安全機能
を備えた生産設備用制御回路のブロック図と、図７にシ
ステム異常時のタイミングチャートを示す。
を備えた生産設備用制御回路のブロック図と、図７にシ
ステム異常時のタイミングチャートを示す。
【０００４】図６において１はプロセッサ、２はウォッ
チドックタイマー、３はインターフェイス回路、また図
７（ａ）、（ｂ）は各部の波形を示す。
チドックタイマー、３はインターフェイス回路、また図
７（ａ）、（ｂ）は各部の波形を示す。
【０００５】以上のように構成された従来の安全機能を
備えた生産設備用制御回路について、以下その動作につ
いて説明する。
備えた生産設備用制御回路について、以下その動作につ
いて説明する。
【０００６】プロセッサ１は図７（ａ）に示すように一
定期間Ｔａごとにウォッチドックタイマー２に対しクリ
アパルス（ａ）を出し続ける。また、プロセッサ１はイ
ンターフェイス回路３のデータラッチ回路１１にデータ
を書き込み、射出成形機に組み込まれる油圧モータ等の
負荷の動作、停止の設定を行う。プログラムの暴走等に
より一定期間Ｔａをすぎてもウォッチドックタイマー２
に対しクリアパルス（ａ）が入力されず、また図７
（ｂ）に示すようにウォッチドックタイマー２にて予め
設定された暴走検出時間Ｔｂを越えた場合は、ウォッチ
ドックタイマー２はリセット信号（ｂ）を出力し、ＯＲ
回路４Ａを通じてプロセッサ１をリセットする。リセッ
ト解除後再びプロセッサ１は初期状態より動作開始し、
システムを再起動するよう構成されている。
定期間Ｔａごとにウォッチドックタイマー２に対しクリ
アパルス（ａ）を出し続ける。また、プロセッサ１はイ
ンターフェイス回路３のデータラッチ回路１１にデータ
を書き込み、射出成形機に組み込まれる油圧モータ等の
負荷の動作、停止の設定を行う。プログラムの暴走等に
より一定期間Ｔａをすぎてもウォッチドックタイマー２
に対しクリアパルス（ａ）が入力されず、また図７
（ｂ）に示すようにウォッチドックタイマー２にて予め
設定された暴走検出時間Ｔｂを越えた場合は、ウォッチ
ドックタイマー２はリセット信号（ｂ）を出力し、ＯＲ
回路４Ａを通じてプロセッサ１をリセットする。リセッ
ト解除後再びプロセッサ１は初期状態より動作開始し、
システムを再起動するよう構成されている。
【０００７】
【発明が解決しようとする課題】しかしながら従来の安
全機能を備えた生産設備用制御回路の構成では、プログ
ラムの暴走のみではウォッチドックタイマーでリセット
後システムは再起動され正常復帰するが、プロセッサ等
のハードウェアの故障等の異常がある場合は、プログラ
ムは正常に動作していてもハードウェアの状況によって
はシステム再起動後に想定できないモードになり、例え
ば射出成形機においては型閉動作が異常となり、最悪の
場合金型の破損を招く可能性があった。このため、シス
テム異常が発生した際の機器における安全性が要求され
ていた。
全機能を備えた生産設備用制御回路の構成では、プログ
ラムの暴走のみではウォッチドックタイマーでリセット
後システムは再起動され正常復帰するが、プロセッサ等
のハードウェアの故障等の異常がある場合は、プログラ
ムは正常に動作していてもハードウェアの状況によって
はシステム再起動後に想定できないモードになり、例え
ば射出成形機においては型閉動作が異常となり、最悪の
場合金型の破損を招く可能性があった。このため、シス
テム異常が発生した際の機器における安全性が要求され
ていた。
【０００８】本発明は従来のこのような課題を解決し、
射出成形機においてシステム異常時に金型などを破損さ
せることのない、安全機能を備えた生産設備用制御回路
を提供することを目的とするものである。
射出成形機においてシステム異常時に金型などを破損さ
せることのない、安全機能を備えた生産設備用制御回路
を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】この課題を解決するため
に本発明による生産設備用制御回路は、プロセッサから
の制御信号とは無関係に強制的に設備の動作を停止さ
せ、その状態を持続させるような構成としたものであ
る。
に本発明による生産設備用制御回路は、プロセッサから
の制御信号とは無関係に強制的に設備の動作を停止さ
せ、その状態を持続させるような構成としたものであ
る。
【００１０】この本発明によれば、射出成形機において
システム異常時に金型などを破損させることのない安全
機能を備えた生産設備用制御回路が得られる。
システム異常時に金型などを破損させることのない安全
機能を備えた生産設備用制御回路が得られる。
【００１１】
【発明の実施の形態】本発明の請求項１に記載の発明
は、予め設定されたプログラムに基づき設備の動作状態
を検知して得られたデータにより上記設備を制御するた
めの信号を出力するプロセッサと、このプロセッサのプ
ログラム暴走やプロセッサのハードウェア故障等のシス
テム異常発生時にプロセッサをリセットする信号を出力
するウォッチドックタイマーと、このウォッチドックタ
イマーから出力される第一のリセット信号を検出して検
出された信号により上記プロセッサをリセット状態に保
持させる保持回路と、上記プロセッサからの制御信号に
基づいて設備を動作させる制御信号を出力するインター
フェイス回路と、上記保持回路によって保持された第一
のリセット信号とプロセッサのリセット端子に入力され
る第二のリセット信号の状態により上記インターフェイ
ス回路に対しプロセッサからの制御信号とは無関係に設
備を強制的に停止させる信号を出力する強制停止回路か
らなり、システム異常時にプロセッサをリセット状態に
保持するとともに設備を停止させ、その状態を持続させ
るよう構成したものであり、射出成形機においてはプロ
セッサをリセット状態に保持するとともに油圧モータ等
の負荷の動作を強制的に停止し、その状態を保持するこ
とによりシステムの再起動を防止し、金型などの破損を
防止することができるという作用を有する。
は、予め設定されたプログラムに基づき設備の動作状態
を検知して得られたデータにより上記設備を制御するた
めの信号を出力するプロセッサと、このプロセッサのプ
ログラム暴走やプロセッサのハードウェア故障等のシス
テム異常発生時にプロセッサをリセットする信号を出力
するウォッチドックタイマーと、このウォッチドックタ
イマーから出力される第一のリセット信号を検出して検
出された信号により上記プロセッサをリセット状態に保
持させる保持回路と、上記プロセッサからの制御信号に
基づいて設備を動作させる制御信号を出力するインター
フェイス回路と、上記保持回路によって保持された第一
のリセット信号とプロセッサのリセット端子に入力され
る第二のリセット信号の状態により上記インターフェイ
ス回路に対しプロセッサからの制御信号とは無関係に設
備を強制的に停止させる信号を出力する強制停止回路か
らなり、システム異常時にプロセッサをリセット状態に
保持するとともに設備を停止させ、その状態を持続させ
るよう構成したものであり、射出成形機においてはプロ
セッサをリセット状態に保持するとともに油圧モータ等
の負荷の動作を強制的に停止し、その状態を保持するこ
とによりシステムの再起動を防止し、金型などの破損を
防止することができるという作用を有する。
【００１２】請求項２に記載の発明は、請求項１記載の
発明において、プロセッサが内部にウォッチドックタイ
マーを有し、システム異常時にウォッチドックタイマー
から出力される第一のリセット信号と電源投入時の第三
のリセット信号によりシステムの状態を判別する判別回
路と、電源投入時のリセット信号を遅延して判別回路に
伝える遅延回路を設けた構成としたものであり、上記請
求項１による作用と同じ作用を有する。
発明において、プロセッサが内部にウォッチドックタイ
マーを有し、システム異常時にウォッチドックタイマー
から出力される第一のリセット信号と電源投入時の第三
のリセット信号によりシステムの状態を判別する判別回
路と、電源投入時のリセット信号を遅延して判別回路に
伝える遅延回路を設けた構成としたものであり、上記請
求項１による作用と同じ作用を有する。
【００１３】以下、本発明の実施の形態について、図１
から図５を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１における
生産設備用制御回路の構成を示したブロック図である。
から図５を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１における
生産設備用制御回路の構成を示したブロック図である。
【００１４】なお、図１に示す同実施の形態は、基本的
には図６に示した従来の技術と同じ構成であるので、同
一構成部分には同一番号を付して詳細な説明を省略す
る。
には図６に示した従来の技術と同じ構成であるので、同
一構成部分には同一番号を付して詳細な説明を省略す
る。
【００１５】保持回路５はウォッチドックタイマー２よ
り出力される第一のリセット信号を保持するもので、イ
ンバータ１３、Ｄフリップフロップ１４から構成されて
いる。強制停止回路６は保持された第一のリセット信号
により負荷を強制的に停止状態に保つもので、ＡＮＤ回
路１５，１６から構成されている。
り出力される第一のリセット信号を保持するもので、イ
ンバータ１３、Ｄフリップフロップ１４から構成されて
いる。強制停止回路６は保持された第一のリセット信号
により負荷を強制的に停止状態に保つもので、ＡＮＤ回
路１５，１６から構成されている。
【００１６】図２は本実施の形態１におけるシステム異
常発生時のタイミングチャートを示し、図１の（ａ）か
ら（ｅ）の各部の波形に相当する。図２において、
（ａ）はウォッチドックタイマー２から出力される第一
のリセット信号（以下、リセット信号という）、（ｂ）
はリセット信号（ａ）を検出する信号（以下、リセット
検出信号という）、（ｃ）は保持回路５から出力される
信号（以下、リセット保持信号という）、（ｄ）はプロ
セッサ１のリセット端子に入力される第二のリセット信
号（以下、システムリセット信号という）、（ｅ）は強
制停止回路６から出力される信号（以下、強制停止信号
という）である。
常発生時のタイミングチャートを示し、図１の（ａ）か
ら（ｅ）の各部の波形に相当する。図２において、
（ａ）はウォッチドックタイマー２から出力される第一
のリセット信号（以下、リセット信号という）、（ｂ）
はリセット信号（ａ）を検出する信号（以下、リセット
検出信号という）、（ｃ）は保持回路５から出力される
信号（以下、リセット保持信号という）、（ｄ）はプロ
セッサ１のリセット端子に入力される第二のリセット信
号（以下、システムリセット信号という）、（ｅ）は強
制停止回路６から出力される信号（以下、強制停止信号
という）である。
【００１７】以上のように構成された本実施の形態の生
産設備用制御回路について、以下にその動作を説明す
る。
産設備用制御回路について、以下にその動作を説明す
る。
【００１８】システム異常時、ウォッチドックタイマー
２はリセット信号（ａ）を「Ｌｏ」で出力し、ＯＲ回路
４を通じてプロセッサ１のリセット端子を「Ｌｏ」にす
ることでプロセッサ１をリセットする。同時にリセット
信号（ａ）をインバータ１３にて反転させたリセット検
出信号（ｂ）の「Ｌｏ」から「Ｈｉ」への立ち上がりタ
イミングにて、Ｄフリップフロップ１４はリセット保持
信号（ｃ）をそれ以降「Ｌｏ」に保持する。その保持さ
れたリセット保持信号（ｃ）を、ＯＲ回路４を経由して
システムリセット信号（ｄ）を「Ｌｏ」にしてプロセッ
サ１に対し入力することで、先のリセット信号（ａ）の
リセット解除後もプロセッサ１のリセット状態を保つこ
とができる。
２はリセット信号（ａ）を「Ｌｏ」で出力し、ＯＲ回路
４を通じてプロセッサ１のリセット端子を「Ｌｏ」にす
ることでプロセッサ１をリセットする。同時にリセット
信号（ａ）をインバータ１３にて反転させたリセット検
出信号（ｂ）の「Ｌｏ」から「Ｈｉ」への立ち上がりタ
イミングにて、Ｄフリップフロップ１４はリセット保持
信号（ｃ）をそれ以降「Ｌｏ」に保持する。その保持さ
れたリセット保持信号（ｃ）を、ＯＲ回路４を経由して
システムリセット信号（ｄ）を「Ｌｏ」にしてプロセッ
サ１に対し入力することで、先のリセット信号（ａ）の
リセット解除後もプロセッサ１のリセット状態を保つこ
とができる。
【００１９】強制停止回路６はインターフェイス回路３
に対し、ＡＮＤ回路１５の出力を「Ｈｉ」にすることで
設備を動作可能な状態にし、「Ｌｏ」にすることで設備
を停止状態にするとした場合、システム異常時は、先に
説明したようにＤフリップフロップ１４の出力のリセッ
ト保持信号（ｃ）は「Ｌｏ」に保持された状態のためＡ
ＮＤ回路１６の出力は「Ｌｏ」となり、従ってＡＮＤ回
路１５の出力も「Ｌｏ」になるのでデータラッチ回路１
１のデータ設定に関係なくなり設備は強制停止されるこ
とになる。電源投入時、システムリセット信号（ｄ）は
「Ｌｏ」でＡＮＤ回路１６の出力は「Ｌｏ」となるた
め、システム異常時と同様に設備を停止状態にしておく
ことができる。
に対し、ＡＮＤ回路１５の出力を「Ｈｉ」にすることで
設備を動作可能な状態にし、「Ｌｏ」にすることで設備
を停止状態にするとした場合、システム異常時は、先に
説明したようにＤフリップフロップ１４の出力のリセッ
ト保持信号（ｃ）は「Ｌｏ」に保持された状態のためＡ
ＮＤ回路１６の出力は「Ｌｏ」となり、従ってＡＮＤ回
路１５の出力も「Ｌｏ」になるのでデータラッチ回路１
１のデータ設定に関係なくなり設備は強制停止されるこ
とになる。電源投入時、システムリセット信号（ｄ）は
「Ｌｏ」でＡＮＤ回路１６の出力は「Ｌｏ」となるた
め、システム異常時と同様に設備を停止状態にしておく
ことができる。
【００２０】逆にシステム正常時、システムリセット信
号（ｄ）は「Ｈｉ」でＤフリップフロップ１４の出力も
「Ｈｉ」だからＡＮＤ回路１６の出力は「Ｈｉ」となる
ので、プロセッサ１よりデータラッチ回路１１のデータ
を「Ｈｉ」に設定することでＡＮＤ回路１５の入力は共
に「Ｈｉ」となるため、ＡＮＤ回路１５の出力は「Ｈ
ｉ」になり設備は動作可能な状態になる。
号（ｄ）は「Ｈｉ」でＤフリップフロップ１４の出力も
「Ｈｉ」だからＡＮＤ回路１６の出力は「Ｈｉ」となる
ので、プロセッサ１よりデータラッチ回路１１のデータ
を「Ｈｉ」に設定することでＡＮＤ回路１５の入力は共
に「Ｈｉ」となるため、ＡＮＤ回路１５の出力は「Ｈ
ｉ」になり設備は動作可能な状態になる。
【００２１】以上のように本実施の形態によれば、射出
成形機においてシステム異常発生時にプロセッサをリセ
ット状態に保持するとともに油圧モータ等の負荷を強制
的に停止し、その状態を保持することによりシステムの
再起動を防止し金型などを破損させることのない安全機
能付き制御回路を実現できるものである。
成形機においてシステム異常発生時にプロセッサをリセ
ット状態に保持するとともに油圧モータ等の負荷を強制
的に停止し、その状態を保持することによりシステムの
再起動を防止し金型などを破損させることのない安全機
能付き制御回路を実現できるものである。
【００２２】（実施の形態２）図３は本発明の実施の形
態２における生産設備用制御回路の構成を示したブロッ
ク図である。
態２における生産設備用制御回路の構成を示したブロッ
ク図である。
【００２３】なお、図３に示す本実施の形態は、基本的
には図１に示した実施の形態１と同じ構成であるので、
同一構成部分には同一番号を付して詳細な説明を省略す
る。
には図１に示した実施の形態１と同じ構成であるので、
同一構成部分には同一番号を付して詳細な説明を省略す
る。
【００２４】図３においてプロセッサ１は内部にウォッ
チドックタイマー２を有し、システム異常時はプロセッ
サ１の内部及び外部に対して第一のリセット信号を出力
する。遅延回路７は電源投入時の第三のリセット信号を
一定時間遅延させるもので抵抗２１ａ，２１ｂ、コンデ
ンサ２２からなる積分回路と、インバータ２３ａ，２３
ｂから構成されている。判別回路８はシステム異常時か
ら電源投入時かを判別するもので、ＡＮＤ回路２４から
構成されている。
チドックタイマー２を有し、システム異常時はプロセッ
サ１の内部及び外部に対して第一のリセット信号を出力
する。遅延回路７は電源投入時の第三のリセット信号を
一定時間遅延させるもので抵抗２１ａ，２１ｂ、コンデ
ンサ２２からなる積分回路と、インバータ２３ａ，２３
ｂから構成されている。判別回路８はシステム異常時か
ら電源投入時かを判別するもので、ＡＮＤ回路２４から
構成されている。
【００２５】図４は本実施の形態における異常発生時の
タイミングチャートを示し、図３の（ａ）から（ｆ）の
各部の波形に相当する。図４において、（ａ）はシステ
ムクロック、（ｂ）は電源投入時の第三のリセット信号
（以下、電源ＯＮリセット信号という）、（ｃ）はプロ
セッサ１のリセット端子に入力またはリセット端子より
出力される第一のリセット信号（以下、システムリセッ
ト信号という）、（ｄ）は電源ＯＮリセット遅延信号、
（ｅ）は判別回路出力信号、（ｆ）はリセット保持信号
である。また、図５は本実施の形態における電源ＯＮ時
のタイミングチャートを示す。
タイミングチャートを示し、図３の（ａ）から（ｆ）の
各部の波形に相当する。図４において、（ａ）はシステ
ムクロック、（ｂ）は電源投入時の第三のリセット信号
（以下、電源ＯＮリセット信号という）、（ｃ）はプロ
セッサ１のリセット端子に入力またはリセット端子より
出力される第一のリセット信号（以下、システムリセッ
ト信号という）、（ｄ）は電源ＯＮリセット遅延信号、
（ｅ）は判別回路出力信号、（ｆ）はリセット保持信号
である。また、図５は本実施の形態における電源ＯＮ時
のタイミングチャートを示す。
【００２６】以上のように構成された本実施の形態の生
産設備用制御回路について、以下にその動作を説明す
る。
産設備用制御回路について、以下にその動作を説明す
る。
【００２７】プロセッサ１のリセット端子は入出力兼用
のため、電源投入時の電源ＯＮリセット信号（ｂ）はオ
ープンコレクタ形式の素子を用いてプロセッサ１に入力
する必要がある。
のため、電源投入時の電源ＯＮリセット信号（ｂ）はオ
ープンコレクタ形式の素子を用いてプロセッサ１に入力
する必要がある。
【００２８】図３において電源ＯＮリセット信号（ｂ）
が「Ｌｏ」のときにシステムリセット信号（ｃ）も「Ｌ
ｏ」になるようにするため、オープンコレクタ形式のイ
ンバータ４ａとインバータ４ｂを用いる。またシステム
異常時、プロセッサ１内部のウォッチドックタイマー２
より出力されるリセット信号はプロセッサ１の内部をリ
セットすると同時に外部の周辺システムについてもシス
テムリセット信号（ｃ）を「Ｌｏ」にすることでリセッ
トする。このとき、プロセッサ１の外部でシステムリセ
ット信号（ｃ）を保持し再びプロセッサ１に入力するこ
とになるが、システムリセット信号（ｃ）の保持にあた
っては、システム異常時、電源投入時共に「Ｌｏ」にな
るため電源投入時に保持することのないようそれらを判
別する必要がある。このため判別回路８を設け、システ
ム異常時のみ保持回路５が働くようにする。
が「Ｌｏ」のときにシステムリセット信号（ｃ）も「Ｌ
ｏ」になるようにするため、オープンコレクタ形式のイ
ンバータ４ａとインバータ４ｂを用いる。またシステム
異常時、プロセッサ１内部のウォッチドックタイマー２
より出力されるリセット信号はプロセッサ１の内部をリ
セットすると同時に外部の周辺システムについてもシス
テムリセット信号（ｃ）を「Ｌｏ」にすることでリセッ
トする。このとき、プロセッサ１の外部でシステムリセ
ット信号（ｃ）を保持し再びプロセッサ１に入力するこ
とになるが、システムリセット信号（ｃ）の保持にあた
っては、システム異常時、電源投入時共に「Ｌｏ」にな
るため電源投入時に保持することのないようそれらを判
別する必要がある。このため判別回路８を設け、システ
ム異常時のみ保持回路５が働くようにする。
【００２９】システム異常時の動作について説明する
と、システム異常時の判別方法としては、システムリセ
ット信号（ｃ）は先に説明したように「Ｌｏ」になる
が、このとき電源ＯＮリセット信号（ｂ）は既に電源投
入された後なので「Ｈｉ」になっており、これらの条件
のときシステム異常と判断する。電源ＯＮリセット信号
（ｂ）はインバータ４ｂと遅延回路７を通じてＡＮＤ回
路２４に入力され、ＡＮＤ回路２４のもう一方の入力を
システムリセット信号（ｃ）とすると、共に「Ｌｏ」な
ので判別回路出力信号（ｅ）は「Ｈｉ」になり、それが
保持回路５のＤフリップフロップ２５においてシステム
クロック（ａ）の立ち上がりタイミングで「Ｈｉ」に保
持された結果、オープンコレクタ形式のインバータ４ｃ
を通じて再びプロセッサ１に対してリセット信号「Ｌ
ｏ」を出力し続ける。
と、システム異常時の判別方法としては、システムリセ
ット信号（ｃ）は先に説明したように「Ｌｏ」になる
が、このとき電源ＯＮリセット信号（ｂ）は既に電源投
入された後なので「Ｈｉ」になっており、これらの条件
のときシステム異常と判断する。電源ＯＮリセット信号
（ｂ）はインバータ４ｂと遅延回路７を通じてＡＮＤ回
路２４に入力され、ＡＮＤ回路２４のもう一方の入力を
システムリセット信号（ｃ）とすると、共に「Ｌｏ」な
ので判別回路出力信号（ｅ）は「Ｈｉ」になり、それが
保持回路５のＤフリップフロップ２５においてシステム
クロック（ａ）の立ち上がりタイミングで「Ｈｉ」に保
持された結果、オープンコレクタ形式のインバータ４ｃ
を通じて再びプロセッサ１に対してリセット信号「Ｌ
ｏ」を出力し続ける。
【００３０】また、ウォッチドックタイマー２から出力
されるリセット解除後もリセット状態を持続する。強制
停止回路６の動作は上記実施の形態１と同様である。
されるリセット解除後もリセット状態を持続する。強制
停止回路６の動作は上記実施の形態１と同様である。
【００３１】次に、電源投入時の動作について説明する
と、電源投入時の判別方法としては先に説明したように
システムリセット信号（ｃ）、電源ＯＮリセット信号
（ｂ）は共に「Ｌｏ」であり、これらの条件のとき電源
投入時であると判断する。電源投入時、電源ＯＮリセッ
ト信号（ｂ）はリセット期間中「Ｌｏ」の後「Ｈｉ」に
なるのでインバータ４ｂの出力は「Ｈｉ」の後「Ｌｏ」
になる。一方、システムリセット信号（ｃ）もリセット
期間中「Ｌｏ」の後「Ｈｉ」になるが、本実施の形態に
よればインバータ４ａの遅延により共に「Ｌｏ」でＡＮ
Ｄ回路２４に入力され、その場合先に説明したようにリ
セット状態を保持してしまうこともある。このためシス
テムリセット信号（ｃ）が「Ｈｉ」になった後、電源Ｏ
Ｎリセット遅延信号（ｄ）が「Ｈｉ」から「Ｌｏ」にな
るようにインバータ４ｂの信号を遅延回路７で充分遅ら
せることで電源投入時にリセット保持状態になることを
防ぐことができる。
と、電源投入時の判別方法としては先に説明したように
システムリセット信号（ｃ）、電源ＯＮリセット信号
（ｂ）は共に「Ｌｏ」であり、これらの条件のとき電源
投入時であると判断する。電源投入時、電源ＯＮリセッ
ト信号（ｂ）はリセット期間中「Ｌｏ」の後「Ｈｉ」に
なるのでインバータ４ｂの出力は「Ｈｉ」の後「Ｌｏ」
になる。一方、システムリセット信号（ｃ）もリセット
期間中「Ｌｏ」の後「Ｈｉ」になるが、本実施の形態に
よればインバータ４ａの遅延により共に「Ｌｏ」でＡＮ
Ｄ回路２４に入力され、その場合先に説明したようにリ
セット状態を保持してしまうこともある。このためシス
テムリセット信号（ｃ）が「Ｈｉ」になった後、電源Ｏ
Ｎリセット遅延信号（ｄ）が「Ｈｉ」から「Ｌｏ」にな
るようにインバータ４ｂの信号を遅延回路７で充分遅ら
せることで電源投入時にリセット保持状態になることを
防ぐことができる。
【００３２】以上のように本実施の形態によれば、プロ
セッサにウォッチドックタイマーが内蔵されている場合
でも上記実施の形態１と同様の生産設備用制御回路を実
現できる。
セッサにウォッチドックタイマーが内蔵されている場合
でも上記実施の形態１と同様の生産設備用制御回路を実
現できる。
【００３３】
【発明の効果】以上のように本発明による生産設備用制
御回路は、予め設定されたプログラムに基づき設備の動
作状態を検知し、得られたデータにより設備を制御する
ための信号を出力するプロセッサと、システム異常発生
時にプロセッサをリセットする信号を出力するウォッチ
ドックタイマーと、ウォッチドックタイマーから出力さ
れる第一のリセット信号を検出し、検出された信号によ
りプロセッサをリセット状態に保持させる保持回路と、
上記プロセッサからの制御信号に基づき、設備を動作さ
せる制御信号を出力するインターフェイス回路と、前記
保持回路によって保持された第一のリセット信号とプロ
セッサのリセット端子に入力される第二のリセット信号
の状態により上記インターフェイス回路に対しプロセッ
サからの制御信号とは無関係に設備を強制的に停止させ
る信号を出力する強制停止回路からなり、またプロセッ
サが内部にウォッチドックタイマーを有す場合には、シ
ステム異常時にウォッチドックタイマーから出力される
第一のリセット信号と電源投入時の第三のリセット信号
によりシステムの状態を判別する判別回路と、電源投入
時の第三のリセット信号を遅延して判別回路に伝える遅
延回路を設けることにより、システム異常発生時にシス
テムの再起動を防止することができ、例えば射出成形機
などに用いれば金型などの破損を避けることができると
いう大きな効果が得られる。
御回路は、予め設定されたプログラムに基づき設備の動
作状態を検知し、得られたデータにより設備を制御する
ための信号を出力するプロセッサと、システム異常発生
時にプロセッサをリセットする信号を出力するウォッチ
ドックタイマーと、ウォッチドックタイマーから出力さ
れる第一のリセット信号を検出し、検出された信号によ
りプロセッサをリセット状態に保持させる保持回路と、
上記プロセッサからの制御信号に基づき、設備を動作さ
せる制御信号を出力するインターフェイス回路と、前記
保持回路によって保持された第一のリセット信号とプロ
セッサのリセット端子に入力される第二のリセット信号
の状態により上記インターフェイス回路に対しプロセッ
サからの制御信号とは無関係に設備を強制的に停止させ
る信号を出力する強制停止回路からなり、またプロセッ
サが内部にウォッチドックタイマーを有す場合には、シ
ステム異常時にウォッチドックタイマーから出力される
第一のリセット信号と電源投入時の第三のリセット信号
によりシステムの状態を判別する判別回路と、電源投入
時の第三のリセット信号を遅延して判別回路に伝える遅
延回路を設けることにより、システム異常発生時にシス
テムの再起動を防止することができ、例えば射出成形機
などに用いれば金型などの破損を避けることができると
いう大きな効果が得られる。
【図１】本発明の第一の実施の形態における生産設備用
制御回路の構成を示したブロック図
制御回路の構成を示したブロック図
【図２】同実施の形態における生産設備用制御回路の動
作を説明するタイミングチャート
作を説明するタイミングチャート
【図３】本発明の第二の実施の形態における生産設備用
制御回路の構成を示すブロック図
制御回路の構成を示すブロック図
【図４】同実施の形態における生産設備用制御回路のシ
ステム異常時の動作を説明するタイミングチャート
ステム異常時の動作を説明するタイミングチャート
【図５】同実施の形態における生産設備用制御回路の電
源投入時の動作を説明するタイミングチャート
源投入時の動作を説明するタイミングチャート
【図６】従来の生産設備用制御回路の構成を示すブロッ
ク図
ク図
【図７】同システム異常時の動作を説明するタイミング
チャート
チャート
【符号の説明】 １ プロセッサ ２ ウォッチドックタイマー ３ インターフェイス回路 ４ ＯＲ回路 ５ 保持回路 ６ 強制停止回路 ７ 遅延回路 ８ 判別回路 １１ データラッチ回路 １２ 出力バッファ １３ インバータ １４ Ｄフリップフロップ １５，１６ ＡＮＤ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐久間 勉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】 予め設定されたプログラムに基づき設備
の動作状態を検知して得られたデータにより上記設備を
制御するための信号を出力するプロセッサと、このプロ
セッサのプログラム暴走やプロセッサのハードウェア故
障等のシステム異常発生時にプロセッサをリセットする
信号を出力するウォッチドックタイマーと、このウォッ
チドックタイマーから出力される第一のリセット信号を
検出して検出された信号により上記プロセッサをリセッ
ト状態に保持させる保持回路と、上記プロセッサからの
制御信号に基づいて設備を動作させる制御信号を出力す
るインターフェイス回路と、上記保持回路によって保持
された第一のリセット信号とプロセッサのリセット端子
に入力される第二のリセット信号の状態により上記イン
ターフェイス回路に対しプロセッサからの制御信号とは
無関係に設備を強制的に停止させる信号を出力する強制
停止回路からなり、システム異常時にプロセッサをリセ
ット状態に保持するとともに設備を停止させ、その状態
を持続させるよう構成した生産設備用制御回路。 - 【請求項２】 プロセッサが内部にウォッチドックタイ
マーを有し、システム異常時にウォッチドックタイマー
から出力される第一のリセット信号と電源投入時の第三
のリセット信号によりシステムの状態を判別する判別回
路と、電源投入時の第三のリセット信号を遅延して判別
回路に伝える遅延回路を設けた請求項１記載の生産設備
用制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01494496A JP3724034B2 (ja) | 1996-01-31 | 1996-01-31 | 生産設備用制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01494496A JP3724034B2 (ja) | 1996-01-31 | 1996-01-31 | 生産設備用制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09212201A true JPH09212201A (ja) | 1997-08-15 |
| JP3724034B2 JP3724034B2 (ja) | 2005-12-07 |
Family
ID=11875083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01494496A Expired - Fee Related JP3724034B2 (ja) | 1996-01-31 | 1996-01-31 | 生産設備用制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3724034B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081108A1 (ja) * | 2004-02-20 | 2005-09-01 | Naltec Inc. | プロセッシングユニットを用いた制御装置および制御方法 |
| CN116880153A (zh) * | 2023-09-07 | 2023-10-13 | 比亚迪股份有限公司 | 二取二系统及其控制方法、轨道车辆 |
-
1996
- 1996-01-31 JP JP01494496A patent/JP3724034B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081108A1 (ja) * | 2004-02-20 | 2005-09-01 | Naltec Inc. | プロセッシングユニットを用いた制御装置および制御方法 |
| CN116880153A (zh) * | 2023-09-07 | 2023-10-13 | 比亚迪股份有限公司 | 二取二系统及其控制方法、轨道车辆 |
| CN116880153B (zh) * | 2023-09-07 | 2024-01-09 | 比亚迪股份有限公司 | 二取二系统及其控制方法、轨道车辆 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3724034B2 (ja) | 2005-12-07 |
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