JPH03105514A - 電源断の検出・復帰回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はマイクロコンピュータを用いたＥＣＲ（電子
式金銭登録機）等の電子機器の電圧低下に際し、その動
作の保証技術に係り．更に詳しくは電圧の断に際し、マ
イクロコンピュータにおける必要な処理の終了後にその
マイクロコンピュータを自動的にリセットし、かつ、そ
の電圧の復帰に際し、そのマイクロコンピュータを自動
的にリセット解除するとともに，再起動を正常に行なえ
るようにした電源断の検出・復帰回路に関するものであ
る。

［従　来　例］ 従来，この種の電源断の検出・復帰回路は、例えば第４
図に示す構成をしており、この電源断の検出・復帰回路
には、電子機器等の電源電圧■１（および回路の電圧Ｖ
ｃｃ）の正常あるいは異常を検出し、この検出信号（Ｐ
ＷＤ信号）を電子機器等のマイクロコンピュータ（ＣＰ
Ｕ）１の入力端子（割込み端子）に出力する電圧検出回
路２と、その電源電圧の異常検出から所定時間（タイマ
時間）をカウントするタイマ回路３と、このタイマ時間
の経過後に上記ｐｗｏ信号を監視し、この監視状態を出
力する電圧監視回路４と、上記電源電圧が異常であると
きには上記ＣＰＵＩにリセット信号（ＲＳＴ信号；ＬＬ
　Ｌ　Ｉ＋レベル）を出力するリセット回路５とが設け
られている． 次に，上記構成の電源断の検出・復帰回路の動作を第５
図を参照して説明すると、電子機器の電源が投入にされ
ると（同図（ａ）および（ｂ）に示す），電圧検出回路
２にてその電源電圧Ｖエと所定値ＶＨとが比較され，こ
の所定値ＶＨより電源電圧Ｖ１の方が高い（正常）場合
には″Ｈ”レベルが出力され，低い（異常）場合には′
″Ｌ”レベルが出力される（同図（ｃ）に示す）。そし
て、上記電圧が所定値に達したときに、その電圧検出回
路２から出力されるＰＷＤｉ号のＨレベルタイミングで
タイマ回路３が作動され（同図（ｄ）に示す）、このタ
イマ時間の経過後に上記電圧監視回路４の出力状態に応
じてリセット回路５が作動される。この場合、そのタイ
マ時間経過時点において電源が所定値に達しているもの
とすると、Ｃ　Ｐ　Ｕ’　１のリセットが解除される（
同図（ｅ）に示す）． 続いて、上記電源電圧Ｖ　１　（および回路の電圧Ｖｃ
ｃ）が立ち上がり、安定すると、ＰＶＤ信号が“Ｈ”レ
ベルに保たれるため、ＣＰＵＩの割込み端子にはその゛
ｔ　Ｈ　ｌ″レベル（正常状態）の信号が入力されたま
まとなるが、電源電圧■、が何等かの原因で低下すると
、（（Ｌ”レベル（異常状態）の信号が入力される。す
ると、ＣＰＵＩに割込みがかかり、例えば現に実行して
いる処理の退避、メモリのバックアップ処理および初期
化処理等の必要な処理が行われるとともに、その“Ｌ”
レベルタイミングで上記タイマ回路３が起動される（同
図（ｄ）に示す）。そして，そのタイマ時間の経過後に
、電圧監視回路？にて雨信号の監視が行われ、例えば隋
信号が１１　Ｌ　＃レベルであれば、つまり電源電圧ｖ
１がまだ復帰していなければ、リセット回路５を作動す
る信号が出力される。すると、リセット回路５の出力信
号（罰口７信号）が′″Ｌ　ＩＴレベルに出力されるた
め，ＣＰＵＩは停止状態にされる（リセットされる）。

すなわち、電源電圧■■が所定値Ｖ｝１以下である場合
（異常状態である場合），例えば電源電圧Ｖ１断状態に
なると、ＣＰＵＩにてタイマ時間の間に上記必要な処理
が実行され、そのタイマ時間後にリセットが行われる。

また、上記ＣＰＵＩのリセット後に電源電圧■■が復帰
した場合（同図（ａ）に示す）、雨信号が１１　Ｈ　Ｉ
＋レベルとなるため（同図（ｃ）に示す）、その“Ｈ　
”レベルのタイミングで再度タイマ回路３が作動される
（同図（ｄ）に示す）。このタイマ時間の経過後にその
ｐ　ｌｌｌｏ　（Ｈ号を監視している電圧監視回路４に
てリセット回路５が作動され、ＣＰＵＩのリセットが解
除されるため（同図（ｅ）に示す）、そのＣＰＵＩは再
起動される． ［発明が解決しようとする問題点］ しかしながら、上記電源断の検出・復帰回路あっては、
例えば第５図の一点鎖線に示されるように、電圧検出回
路２にて得られるＰＷＤ信号がＣＰＵ１に受け付けられ
ないということがあった。すなわち、上記閘信号のパル
ス幅が狭い場合、ＣＰＵＩの実行によっては、割込み端
子を監視するタイミングがそのＰｗＤ信号のパルス幅よ
り大きい場合があるからである。

また，上記タイマ回路３のタイマ時間が経過する前に、
電源電圧Ｖ，が復帰している場合、石δ信号がそのタイ
マ時間経過時点でＩｔ　Ｈ　Ｉ＋レベルになる場合があ
る．このような場合、上記電圧監視回路４にて正常状態
であると判断されるため，リセット回路５の作動が行わ
れず、ＣＰＵ１のリセットが行われなくなり、ＣＰＵＩ
がＨＡＬＴ状態のままになってしまうという問題点があ
った。

この発明は、上記課題に鑑みなされたものであり、その
目的は電源電圧の正常、異常を示す吊信号のパルス幅が
狭くとも、ＣＰＵに確実に受け付けられ、そのＣＰＵに
おける必要な処理が確実に実行され、かつ、電源電圧の
復帰に際し、そのＣＰＵの再起動が正常に実行されよう
にし、そのＣＰＵのリセット／リセット解除が自動的に
できるようにした電源断の検出・復帰回路を提供するこ
とにある。

［問題点を解決するための手段］ 上記目的を達成するために，この発明の電源断の検出・
復帰回路は、マイクロコンピュータ（ＣＰＵ）を制御装
置として用いている電子機器等の電源電圧を検出し、こ
の電圧の正常、異常を２値の検出信号として出力する電
圧検出手段と、この検出信号を上記マイクロコンピュー
タの受け付け可能なＰＩＩＤ信号として出力するパルス
幅保証手段と，上記電源電圧の断および復帰に応じて所
定時間動作し、この所定時間のパルス幅の信号を出力す
るタイマ手段と、上記電圧の正常、異常の状態を２値レ
ベルで保持する保持手段と，上記タイマ手段の所定時間
後に上記保持手段の保持データをセットし、このセット
値をリセット／リセット解除信号（育信号）としてマイ
クロコンピュータに出力するリセット信号発生手段とを
備え、上記電圧の断および復帰に際し、上記マイクロコ
ンピュータのリセットおよびリセット解除を自動的に行
なうようにしたことを要旨とする。

［作　　用］ 上記構或としたので、上記電子機器の電源が投入され、
電源電圧Ｖ　Ｚ　（および回路電圧Ｖｃｃ）が正常状態
になっているとき，何等かの原因によりその電圧が低下
すると、その電圧の異常状態（１（　Ｌ　ＩＴレベル）
が上記保持手段に保持されるとともに、上記タイマ手段
が作動される。このとき，上記その異常事態が短時間内
に起きているとき，つまり電圧が瞬断のとき、上記電圧
検出手段からはパルス幅の狭いＰｗｔ）信号が出力され
るが、この｝’ＩＩＤ信号のパルス幅が上記パルス幅保
証手段にて所定値（時定数０２・Ｒ　Ｚ　）分大きくさ
れる。すなわち、そのＰＷＤ信号はＣＰＵに受け付けら
れる信号に保証されるため、ＣＰＵにて必要な処理（割
込み処理）が実行される。そして、上記タイマ時間の経
過後に、上記保持手段に保持されているデータ（異常事
態情報）が上記リセット信号発生手段にセットされるた
め，このリセット信号発生手段からは上記ＣＰＵのリセ
ット信号が出力され、そのＣＰＵがリセットされる。

さらに、そのＣＰＵのリセット後、上記タイマ手段が再
度作動され，かつ、上記保持手段には上記復帰している
電圧の状態が保持される。この場合，異常事態が短時間
内に起きていることから、その保持手段には復帰してい
る電圧の状態（正常状ａ）が保持される．そして、上記
タイマ時間の経過後に、その保持手段に保持されている
正常状態が上記リセット信号発生手段にセットされるた
め、このリセット信号発生手段からは上記ＣＰＵのリセ
ットを解除する信号が出力され，そのＣＰＵのリセット
が解除される。

また、上記タイマ手段の再動作に際し、電圧が正常値に
復帰していない場合、つまり上記電圧の異常事態が長時
間起きている場合、上記保持手段には異常状態が保持さ
れたままである。すると，上記リセット信号発生手段に
はその異常状態がセットされることになり、そのリセッ
ト信号発生手段からは引き続いてＣＰＵのリセット信号
が出力される。その後に、上記電圧が正常値に復帰する
と、その復帰のタイミングで上記タイマ手段が作動され
、かつ、上記保持手段にはその復帰した電圧の状態（正
常状態）が保持される。そして、上記タイマ時間の経過
後に、その保持手段に保持されている正常状態が上記リ
セット信号発生手段にセットされるため、このリセット
信号発生手段からは上記ＣＰＵのリセットを解除する信
号が出力され、そのＣＰＵのリセットが解除される。

［実　施　例コ 以下、この発明の実施例を第１図乃至第３図に基づいて
説明する。なお、第ｌ図中、第４図と同一部分には同一
符号を付し重複説明を省略する。

第１図において、電源断の検出・復帰回路には、電圧検
出回路２からの検出信号ＣＰＵＩの受け付け可能な値に
保証してＰリＯ信号として出力するパルス幅保証回路６
と，このＰｖＤ信号を入力端子ａより入力し、その信号
の立上りおよび立ち下がりでトリガパルスを出力し、か
つ、反転したＲＳＴ信号（後述する）を入力端子ｂより
入力し、その信号の立上りでトリガパルスを出力するト
リガパルス発生回路７と、このトリガパルスにより所定
時間（例えば３０ｍｓ）作動するリトリガタイプのタイ
マ回路８と、上記電源電圧の検出状態（電圧の正常、異
常：″Ｈ”，“Ｌ”レベル）をラッチするためのＲＳ−
　Ｆ・Ｆ（フリップ・フロップ）回路（保持手段）９と
，このＲＳ−　Ｆ　−　Ｆ回路９のラッチデータを上記
タイマ回路８の出力タイミングでセットし、このセット
値をＣＰＵＩのリセット／リセット解除信号（ＲＳＴ信
号）としてＣＰＵＩのリセット端子に出力するＤ−Ｆ−
Ｆ回路（リセット信号発生手段）１０と、このＲＳＴ信
号の反転信号をトリガパルス発生回路７の入力端子ｂお
よびＲＳ−　Ｆ　−　Ｆ回路９側にフィードバックする
ための２アンド回路１１と、このフィードバックした信
号により上記電圧の正常、異常状態を上記ＲＳ−　Ｆ　
−　Ｆ回路９に出力するための２ナンド回路１２と、上
記回路の電圧Ｖｃｃを検出し、上記Ｄ−Ｆ・Ｆ回路１０
をリセットするとともに、その検出信号を上記２アンド
回路ｌ１の一方の入力端子に出力するＶｃｃ電圧検出回
路１３とが設けられている。

なお、ＣＰＵＩの入力端子（割込み端子）には上記パル
ス幅保証回路６からの出力信号（ＰＷＤ信号）が入力し
ている。また、ＲＳ−　Ｆ　−　Ｆ回路９のリセット側
端子（Ｒ）にはパルス幅保証回路７の出力信号が入力し
、そのセット側入力端子（Ｓ）には２ナンド回路ｌ２の
出力が入力している。さらに、Ｄ−Ｆ・Ｆ回路１０のリ
セット端子（Ｒ）にはＶｃｃ電圧検出回路ｌ３による電
圧Ｖｅｃの検出レベルが入力し、そのセット端子（Ｓ）
には回路電圧Ｖｃｃが入力している。

さらに、上記パルス幅保証回路６の回路を第２図を参照
して具体的に説明すると，パルス幅保証回路６には、負
信号入力の２オア（ＯＲ）回路６０と、インバータ回路
６１と，入力信号のパルス幅を広げるために、その入力
信号の立上りを時定数Ｃ２Ｒ２分遅延する微分回路６２
と、上記インバータ回路６１の出力信号をＣＰＵＩに出
力するためのバッファ回路６３と、この出力信号の雑音
を除去するた？のコンデンサＣ，とが設けられている．
なお、上記電圧検出回路２の出力段には、ＰＮＰトタン
ジスタ２０および抵抗Ｒ１による出力回路と，Ｔ１＝Ｒ
１・０１以下の信号（雑音）を除去するためのコンデン
サＣ■とが設けられ、その出力回路からの検出信号が上
記パルス幅保証回路６の２オア回路６０に出力される。

次に、上記構成の電源断の検出・復帰回路の動作を第３
図のタイムチャート図に基づいて説明する． まず、同図（ａ）および（ｂ）に示すに示されるように
、電源電圧Ｖ■が投入され、電源電圧■１および回路電
圧Ｖｃｃが立ち上がると、電圧検出回路２において、検
出電圧の正常、異常状態がｔｔ　Ｈ　Ｉ＋，＋１　Ｌ　
７１レベル信号で出力される．この検出信号がパルス幅
保証回路６を介してｐＩｉｏ信号としてＣＰＵ１の割込
み端子に出力されるため、ＣＰＵＩに割込みが発生され
る。また、そのＰＡＤ信号がトリガパルス発生回路７の
入力端子ａに入力されるため、トリガパルス発生回路７
にてトリガパルスが発生し、このトリガパルスによりタ
イマ回路８が作動される．このとき、同図（ｄ）に示さ
れるように、上記Ｖｃｃ電圧検出回路１３の出力が上記
電圧検出回路２からの検出信号より速く″Ｈ”レベルと
されるが、Ｄ−Ｆ−Ｆ回路１０がリセットされるため（
酊汀信号が“Ｌ”レベルにされるため）、ＣＰＵＩがリ
セット状態にされる．また、そのＶｃｃ電圧検出回路１
３の出力がトリガパルス発生回路７の入力端子ｂにも入
力していることから、その立上りタイミングでトリガパ
ルスが発生するが、タイマ回路８がリトリガタイプであ
るため、上記パルス幅保証回路６からのＰｗＤ信号の立
上りで発生したトリガパルスによりタイマ回路６が再起
動される。

そして，そのタイマ回路８の動作時において、ＲＳ−Ｆ
’−Ｆ回路９のＲ入力端子には“Ｈ”レベルが、Ｓ入力
端子にはｉｉＬ”レベルが入力されることから、ＲＳ−
Ｆ−Ｆ回路９には電源電圧Ｖエの正常状態を示す“Ｈ”
レベルがセットされる。そのため、上記タイマ時間が経
過すると、Ｄ−Ｆ−Ｆ回路１０にはその“Ｈ″レベルが
セットされ（ＲＳＴ信号が“Ｈ”レベルと？れ）．ＣＰ
Ｕ１のリセットが解除される（同図（ｉ）に示す）。す
なわち、上記電圧ｖ，，Ｖｃｃが所定値ＶＨ，Ｖｈまで
立上り，さらにその時点から時定数０２・Ｒ２およびタ
イマ時間が経過するまで、つまり電圧Ｖ１，Ｖｃｃが安
定するまで、ＣＰＵＩがリセット状態のままにされる。

ここで、上記ＣＰＵＩのリセット解除後に，電源電圧Ｖ
■が所定値ＶＨ以下に低下したものとすると（同図（ａ
）に示す）、電圧検出回路２の出力が１（　Ｌ　ｊ＃レ
ベルとなる（同図（Ｑ）に示す）。すると、パルス幅保
証回絡６の出力が“Ｌ　ｊ＋レベルとなり、ＣＰＵＩに
割込みがかけられるとともに、トリガパルスが発生され
る（同図（ｆ）に示す）。このトリガパルスによりタイ
マ回路８が作動され（同図（ｈ）に示す），このときＲ
Ｓ−　Ｆ　−　Ｆ回ｗｒ９のＲ入力端子には“Ｌ”レベ
ルが入力され、Ｓ入力端子には“Ｈ”レベルが入力され
ることから、ＲＳ−Ｆ’−Ｆ回路９には電源電圧ｖ１の
異常状態を示すｌ（Ｌ”レベルがセットされる．したが
って、上記タイマ時間が経過すると、Ｄ−Ｆ−Ｆ回路ｌ
ＯにはそのＲＳ−　Ｆ　−　Ｆ回路９のセットデータ（
“Ｌ”レベル）がセットされるため，ＣＰＵＩにリセッ
トがかけられる。なお、上記タイマ時間はＣ：ＰＵ１の
必要な処理（割込み処理）が確実に終了する値（３０ｍ
ｓ）に設定されているため、上記タイマ時間の経過後に
はＣＰＵＩにおける必要な処理が終了していることにな
る。

続いて、上記タイマ時間の経過後にＤ−Ｆ−Ｆ回路ｌＯ
のＱ出力がａＨ”レベルされると、そのタイミングでト
リガバルスが発生され、タイマ回路１０が再び作動され
るが、この作動によるタイマ時間の経過時点に電源電圧
Ｖ１が正常状態に戻っていない場合、パルス幅保証回路
６の出力がｕＬ〃レベルあるため，　ＲＳ−Ｆ−Ｆ回路
９のＲ入力端子には（ｌ　Ｌ　Ｉ＋レベルが入力され、
Ｓ入力端子には（（Ｈ”レベルが入力されていることか
ら，ＲＳ−Ｆ−Ｆ回路９には電源電圧ｖ１の異常状態を
示す４１　Ｌ　７１レベルがセットされたままである。

したがって、Ｄ−Ｆ−Ｆ回路１ｏにはそのＲＳ−　Ｆ　
−　Ｆ回路９のセットデータＣａｔ　Ｉ，　？＋レベル
）がセットされたままとなり、ＣＰＵＩのリセットが継
続される。

また，同図（ａ）の一点鎖線に示されるように、電源電
圧ｖ１が直ぐに正常状態に戻った場合、つまり電源電圧
の瞬断状態の場合，電圧検出回路２からの検出信号はそ
のパルス幅が狭いものとされる（同図（ｃ）の一点鎖線
に示す）。この場合、そのパルス幅がパルス幅保証回路
６にて時定数Ｃ２Ｒ２分遅延され、ＣＰＵＩの受け付け
可能な値，つまりＣＰＵＩにおける割込み端子の監視タ
イミング以上の値にされるため、そのパルス幅保証回路
６からのＰＷＤ信号は確実にＣＰＵＩに受け付けられる
ことになる。

ここで、上記電圧の異常により起動したタイマ回路８の
タイマ時間が経過する前に、電源電圧ｖ１が復帰してい
る場合、上記パルス保証回路６からのＰＷＤ信号は時定
数０２・Ｒ２分広げられたものとなる。したがって、そ
の復帰時点から時定数０２・Ｒ２分遅れてトリガパルス
が発生し（同図（ｆ）の二点鎖線に示す）、このトリガ
パルスによりタイマ回路８が再起動される（同図（ｈ）
の二点鎖線に示す）６このとき、ＲＳ−　Ｆ−　Ｆ回路
９のＲ入力端？には“Ｈ”レベルが、Ｓ入力端子には１
（Ｈ”レベルが入力されているため、ＲＳ−Ｆ−Ｆ回路
９のリセット状態が変わらず，電源電圧■■の異常状態
を示す“Ｌ”レベルが保持されている。したがって、上
記タイマ時間が経過すると，Ｄ−Ｆ−Ｆ回路ＩＯにはそ
のＲＳ−Ｆ−Ｆ回路９のセットデータ（“Ｌ　Ｉｔレベ
ル）がセットされるため、Ｄ−Ｆ−Ｆ回路１ｏのＱ出力
（ＲＳＴ信号）が“Ｌ”レベルとなり、ＣＰＵＩにリセ
ットがかけられる（同図（ｉ）の二点鎖線に示す）．続
いて，そのＤ−Ｆ−Ｆ回路ｌＯの万出力が“Ｈ　Ｉ＋レ
ベルになると、トリガバルスが発生され（同図（ｆ）の
二点鎖線に示す）、タイマ回路６が再び作動される．こ
のとき、上記パルス幅保証回路６の出力が“Ｈ”レベル
となっているため．　ＲＳ−Ｆ−Ｆ回路９のＲ入力端子
には１１　Ｂ　ＩＴレベルが、Ｓ入力端子にはＪ（Ｌ”
レベルが入力されることから、ＲＳ−　Ｆ　−　Ｆ回路
９には電源電圧ｖ１の正常状態を示すｌ（　Ｂ　ＩＴレ
ベルがセットされる（同図（ｇ）の二点鎖線に示す）。

したがって、上記タイマ時間が経過すると、Ｄ−Ｆ・Ｆ
回路ＩＯにはそのＲＳ−　Ｆ　−　Ｆ回路９のセットデ
ータ？“Ｈ”レベル）がセットされるため、Ｄ−Ｆ−Ｆ
回路１０のＱ出力（酊汗信号）が“Ｈ”レベルとなり、
ＣＰＵ１のリセットが解除される。

このように、電圧の検出状態を表す信号（ＰＩＩＩＤ信
号）がパルス幅保証回路６にてＣＰＵＩに受け付けられ
、かつ、必要な処理（データ退避処理や初期化処理等）
時間がタイマ回路８にて確実に確保されるので、電圧の
異常状態（例えば断状態）が短時間であっても、ＣＰＵ
Ｉが自動的にリセットされ，さらに電圧の復帰に際し，
自動的にリセット解除が行われる。また、電源電圧ｖ１
の低下している時間、つまり電源断の時間が時定数Ｃ２
・Ｒ２より大きく、タイマ回路８のタイマ時間より短い
場合であっても、上記同様に（１：ＰＵ１のリセットが
確実に行われ、従来のようにＣＰＵＩがＨＡＬＴ状態の
ままになることもなく、リセット解除に際し、ＣＰＵ↓
の再起動が正常に行われる．一方、同図の実線に示され
るように、電源電圧■■の低下時間が長く、つまり電源
瞬段断時間が長いものとすると、その間電圧検出回路２
の検出信号が“Ｌ”レベルのままとなる。そして、上記
電圧検出回路２にて電源電圧Ｖ１が監視され，電源電圧
Ｖ１が正常値（所定値ＶＨ以上）に復帰していない場合
にはＣＰＵＩのリセットが継続される。続いて、同図（
ａ）に示されるように、上記電源電圧Ｖ１が復帰すると
、電圧検出回路２の出力がｕ　Ｈ　ｕレベルとなるため
、トリガパルス発生回路７が作動される（同図（ｆ）に
示す）．さらに、そのタイマ時間の経過時点では，　Ｒ
Ｓ−Ｆ−Ｆ回路９のＲ入力端子には゛′Ｈ”レベルが、
Ｓ入力端子にはＩＩＬ”レベルが入力されることから、
ＲＳ−　Ｆ　−　Ｆ回路９には“Ｈ　ｎレベルがセット
される（同図（ｇ）に示す）６したがって、上記タイマ
時間が経過すると、Ｄ−Ｆ−Ｆ回路ＩＯにはその“Ｈ　
ｌ７レベルがセットされるため、Ｄ−Ｆ−Ｆ回路１０の
Ｑ出力（ＲＳＴ信号）が“Ｈ　ｊｌレベルとなり、ＣＰ
ＵＩのリセットが解除される（同図（ｉ）に示す）。

［発明の効果］ 以上説明したように、この発明の電源断の検出・復帰回
路によれば，電源電圧を検出し、この検出信号（ｐｔｙ
ｏ信号）をＣＰＵの受け付け可能なＰＷＤ信号とし、か
つ、この雨信号より所定時間後にＣＰＵをリセットする
リセット信号を出力するようにしたので、電源電圧の低
下に際し、その電源電圧が瞬断状態となったときでも、
ＣＰＨに受け付けられるＰＩＩＤ信号を得ることができ
，ＣＰＵの必要な処理（データの退避処理や初期化処理
）が確実に終了する時間を確保し、かつ、その必要な処
理の終了後にＣＰＵのリセットを確実に行なうことがで
き、ＣＰＵがＨＡＬＴ状態のままにならず、ＣＰＵのリ
セットを自動的に行なえるという効果がある。

さらに、上記電源電圧が上記ＣＰＵをリセットするまで
の所定時間内に復帰している場合，つまり電源電圧が瞬
断である場合、そのリセットから所定時間後に、かつ、
電源電圧の復帰が上記ＣＰＵをリセットするまでの所定
時間経過後である場合、その復帰から所定時間経過後に
ＣＰＵのリセットを解除する信号を出力するようにした
ので，ＣＰＵの再起動に際し、正常な動作を保証するこ
とができるため、ＣＰＵのリセット解除を自動的に行な
えるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す電源断の検出・復帰
回路の概略的回路図、第２図は上記電源断の検出・復帰
回路の部分回路図、第３図は上記電源断の検出・復帰回
路の動作を説明するタイムチャート図、第４図は従来の
電源断の検出・復帰回路の回路図、第５図は従来の電源
断の検出・復帰回路の動作を説明するタイムチャート図
である。 図中、ｌはマイクロコンピュータ（ＣＰＵ）、２は電圧
検出回路、６はパルス幅保証回路、７はトリガパルス発
生回路、８はタイマ回路、９はＲＳ−Ｆ−Ｆ回路（保持
手段）、ＩＯはＤ−Ｆ−Ｆ回路（リセット信号発生手段
）、１１は２アンド回路、１２は２ナンド回路、１２は
Ｖｃｃ電圧検出回路である。

Claims (1)

【特許請求の範囲】
1. （１）マイクロコンピュータ（ＣＰＵ）を制御装置とし
   て用いている電子機器等の電圧を検出し、該電圧の正常
   、異常を２値の検出信号として出力する電圧検出手段と
   、 該検出信号を前記マイクロコンピュータの受け付け可能
   な＠ＰＷＤ＠信号として出力するパルス幅保証手段と、 前記電圧の断および復帰に応じて所定時間動作し、該所
   定時間のパルス幅の信号を出力するタイマ手段と、 前記電圧の正常、異常の状態を２値レベルで保持する保
   持手段と、 前記タイマ手段の所定時間後に前記保持手段の保持デー
   タをセットし、該セットデータをリセット／リセット解
   除信号（＠ＲＳＴ＠信号）として前記マイクロコンピュ
   ータに出力するリセット信号発生手段とを備え、 前記電圧の断および復帰に際し、前記マイクロコンピュ
   ータのリセットおよびリセット解除を自動的に行なうよ
   うにしたことを特徴とする電源断の検出・復帰回路。