JPH09138780A - バス調停回路 - Google Patents

Abstract

(57)【要約】 【課題】 バス使用権の優先順位が上位のＣＰＵがバス
を占有して動作している場合であっても、下位のＣＰＵ
がバスにアクセスし得るバス調停回路を提供する。 【解決手段】 メインＣＰＵ１が動作している期間に、
サブＣＰＵ２がバス要求信号ＲＱ２をバス調停回路３Ａ
に送出した場合に、バス調停回路３Ａは、メインＣＰＵ
１の１バイト分のジョブの実行が終了した時点で、バス
使用権をメインＣＰＵ１からサブＣＰＵ２に移行させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メインＣＰＵ及び
サブＣＰＵのバス使用権を調停するバス調停回路に関す
る。

【０００２】

【従来の技術】図３は、２つのＣＰＵを備えた装置の構
成例を示すブロック図である。メインＣＰＵ１及びサブ
ＣＰＵ２のローカルバスＢＳ１，ＢＳ２は、バス使用権
を各ＣＰＵに適切に付与するためのバス調停回路３を介
してバスＢＳに接続されている。すなわち、バス調停回
路３は、上記バス使用権を獲得しているいずれか一方の
ＣＰＵにバスＢＳを接続するようになっている。バスＢ
Ｓには、上記２つのＣＰＵが共通に使用する資源、例え
ば共用のメモリ４等が接続されている。ここで、バス使
用権の優先順位は、メインＣＰＵ１に高位が、サブＣＰ
Ｕ２に低位がそれぞれ予め割り当てられている。

【０００３】バス調停回路３は、両ＣＰＵ１，２からの
バス要求信号ＲＱ１，ＲＱ２を入力すると、上記優先順
位に基づいてバス使用権を付与すべきＣＰＵを決定し、
そのＣＰＵにバス使用権を付与する。すなわち、バス使
用権を付与しないＣＰＵに対して、バスＢＳへのアクセ
スを禁止するウェイト信号Ｗ１又はＷ２を与える。

【０００４】例えば、サブＣＰＵ２がバス使用権を得て
バスＢＳを介してメモリ４にアクセスしている場合に
は、メインＣＰＵ１がバス要求信号ＲＱ１をバス調停回
路３に与えると、バス調停回路３は、単位動作である１
バイト分のジョブの実行が終了するまで、メインＣＰＵ
１にウエイト信号Ｗ１を与えているが、上記１バイト分
のジョブの実行が終了すると、ウエイト信号Ｗ１を解除
するとともに、サブＣＰＵ２にウエイト信号Ｗ２を与え
る。すなわち、サブＣＰＵ２が一連のジョブの実行の途
中であっても、バス使用権がサブＣＰＵ２からメインＣ
ＰＵ１に移行される。

【０００５】これに対して、メインＣＰＵ１がバス使用
権を得てバスＢＳを介してメモリ４にアクセスしている
場合には、サブＣＰＵ２がバス要求信号ＲＱ２をバス調
停回路３に与えても、優先順位が低位であるため、バス
調停回路３は、メインＣＰＵ１が実行している一連のジ
ョブが完了するまで、上記バス要求信号ＲＱ２を受け付
けない。したがって、サブＣＰＵ２は、メインＣＰＵ１
のジョブが終了するまで、バスＢＳに対するアクセスが
できない。

【０００６】ところで、このように２つのＣＰＵ１，２
を備えた装置において、メインＣＰＵ１がジョブを実行
するために長時間バス使用権を保持していると、サブＣ
ＰＵ２がバスＢＳにアクセスすることができないので、
サブＣＰＵは、即座に動作を実行することができず、場
合によっては動作不良を生じるおそれがある。例えば、
サブＣＰＵ２がデータ通信制御を行うものであり、その
サブＣＰＵ２がバッファにデータを蓄積し、その蓄積し
たデータをバスＢＳを介して他のデータ処理部へ送出す
るような場合に、サブＣＰＵ２がバス使用権を長時間得
られないと、上記バッファにおいてデータのオーバーフ
ローが生じてしまうといった動作不良を生じるおそれが
ある。

【０００７】

【発明が解決しようとする課題】すなわち、優先順位が
高位のメインＣＰＵ１がバス使用権を長時間保持し続け
ている場合には、低位のサブＣＰＵ２は、メインＣＰＵ
１の動作よりも優先してバスにアクセスする必要が生じ
たとしても、バスに対して全くアクセスすることができ
ず、リアルタイム処理を行うことができない。本発明
は、このような事情に基づいてなされたもので、その目
的は、メインＣＰＵ及びサブＣＰＵに対してバス調停を
行う際に、優先順位が上位のメインＣＰＵによってバス
使用権が保持されていても、低位のサブＣＰＵがバス使
用権を得ることができるバス調停回路を提供することに
ある。

【０００８】

【課題を解決するための手段】本発明は、予め割り当て
られているバス使用権の優先順位が高位のメインＣＰＵ
及び低位のサブＣＰＵから出力される各バス要求信号を
監視するとともに、前記各バス要求信号と前記優先順位
とに基づいてバス使用権を前記メインＣＰＵ及び前記サ
ブＣＰＵのいずれか一方に付与するバス調停回路におい
て、前記メインＣＰＵがバス使用権を保持してウエイト
信号を前記サブＣＰＵに与えている期間に、前記メイン
ＣＰＵから出力される、バスサイクル起動時に有効とな
るバスサイクルスタート信号が有効となる度に、前記サ
ブＣＰＵから出力される前記バス要求信号が有効である
か否かを判定する判定手段と、前記判定手段により前記
バス要求信号が有効であると判定されたときに、前記サ
ブＣＰＵに与えているウエイト信号を解除するととも
に、前記メインＣＰＵにウエイト信号を与えるウエイト
手段とを有することを特徴としている。

【０００９】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明のバス調停回路の実施の
形態を示すブロック図であり、図２は、同実施の形態の
動作フローチャートである。なお、図１において、従来
例を示す図２と同一または相当する部材には同一の符号
を付し、その説明を省略する。

【００１０】図１に示すように、バス調停回路３Ａは、
判定手段３１及びウエイト手段３２を備えている。判定
手段３１は、メインＣＰＵ１及びサブＣＰＵ２のそれぞ
れのバス要求信号ＲＱ１，ＲＱ２を入力するとともに、
メインＣＰＵ１のバスサイクルスタート信号ＢＣＳを監
視している。このバスサイクルスタート信号ＢＣＳは、
メインＣＰＵ１の動作単位であるバスサイクルの起動を
示すものであり、上記バスサイクルの起動直後の１クロ
ック間だけ有効状態となる信号である。

【００１１】判定手段３１は、メインＣＰＵ１がバス使
用権を保持している期間において、上記バスサイクルス
タート信号が有効となる度に、サブＣＰＵ２から入力し
ているバス要求信号ＲＱ２が有効か否かを判定するもの
である。

【００１２】ウエイト手段３２は、判定手段３１により
バス要求信号ＲＱ２が有効であると判定されたとき、こ
れに応じてサブＣＰＵ２に与えているウエイト信号Ｗ２
を解除するとともに、メインＣＰＵ１へのウエイト信号
Ｗ１を有効にする。

【００１３】次に、図２のタイムチャートを参照して図
１の回路動作について説明する。なお、図２には、メイ
ンＣＰＵ１のクロック信号ＣＬＫ１のみ示しているが、
メインＣＰＵ１及びサブＣＰＵ２は、それぞれ別のクロ
ック信号に基づいてそれぞれ非同期に動作している。

【００１４】バス調停回路３Ａの判定手段３１は、時点
ｔ０でメインＣＰＵ１からバスサイクルの起動に対応し
て１クロック分“Ｌ”レベルを維持するバスサイクルス
タート信号ＢＣＳを入力するとともに、時点ｔ１でメイ
ンＣＰＵ１からのバス要求信号ＲＱ１を入力する。

【００１５】すなわち、バス調停回路３Ａのウエイト手
段３２は、メインＣＰＵ１のバスサイクルスタート信号
ＢＣＳが“Ｌ”レベルから“Ｈ”レベルに遷移するとき
の立上がりエッジに同期して（時点ｔ１）、有効
（“Ｈ”）のウエイト信号Ｗ２をサブＣＰＵ２に送出し
てサブＣＰＵ２のバスＢＳに対するアクセスを禁止する
とともに、メインＣＰＵ１のバスＢＳに対するアクセス
を許可することによりメインＣＰＵ１にバス使用権を与
える（時点ｔ２）。

【００１６】メインＣＰＵ１は、１回分のバスサイクル
スタート信号ＢＣＳが終了してから（“Ｈ”レベルに遷
移してから）、再びバスサイクルスタート信号ＢＣＳが
生成されるまで（“Ｌ”レベルになるまで）の期間（時
点ｔ２〜ｔ４）、すなわち１単位のバスサイクルで１バ
イト分のジョブを実行する。すなわち、上記時点ｔ２〜
ｔ４の期間、メインＣＰＵ１にバス使用権が与えられて
いる。

【００１７】一方、メインＣＰＵ１が１バイト分のジョ
ブを実行している期間において、判定手段３１は、サブ
ＣＰＵ２から有効状態（“Ｈ”）のバス要求信号ＲＱ２
を入力するが（時点ｔ３）、バスサイクルスタート信号
ＢＣＳの立上がりを入力するまでは、上記バス要求信号
ＲＱ２が有効であるか否かの判定は行わない。判定手段
３１は、メインＣＰＵ１のバスサイクルスタート信号Ｂ
ＣＳの立上がりを入力した時点ｔ５で、上記バス要求信
号ＲＱ２が有効か否かの判定を行う。ウエイト手段３２
は、上記判定結果に応じてサブＣＰＵ２にバス使用権を
与える。すなわち、ウエイト信号Ｗ１を有効（“Ｈ”）
にしてメインＣＰＵ１に送出することにより、メインＣ
ＰＵ１のバスＢＳに対するアクセスを禁止するととも
に、ウエイト信号Ｗ２を無効（“Ｌ”）にしてサブＣＰ
Ｕ２に送出することにより、サブＣＰＵ２にバス使用権
を与える。

【００１８】以上説明したように、メインＣＰＵ１がバ
ス使用権を得て動作している期間に、サブＣＰＵ２がバ
ス要求信号ＲＱ２を有効にしてバス調停回路３に送出す
ると、バス調停回路３は、メインＣＰＵ１の１バイト分
のジョブの実行が終了した時点で、バス使用権をメイン
ＣＰＵ１からサブＣＰＵ２に移行させることができる。
したがって、メインＣＰＵ１がジョブを実行してバス使
用権を長時間占有している場合であっても、サブＣＰＵ
２のバス要求信号ＲＱ２に応じて、サブＣＰＵ２にバス
使用権を与えることができる。

【００１９】

【発明の効果】以上詳述したように、本発明のバス調停
回路によれば、バス使用権の優先順位が高位のメインＣ
ＰＵが動作している期間に、優先順位が低位のサブＣＰ
Ｕがバス要求信号をバス調停回路に送出した場合に、バ
ス調停回路は、メインＣＰＵの１バイト分のジョブの実
行が終了した時点で、バス使用権をメインＣＰＵからサ
ブＣＰＵに移行させることができる。したがって、メイ
ンＣＰＵがバス使用権が長時間保持してジョブを実行し
ている場合であっても、低位のサブＣＰＵがバス使用権
を得ることができ、リアルタイム処理を行うことができ
る。

【図面の簡単な説明】

【図１】本発明のバス調停回路の実施の形態を示す概略
ブロック図である。

【図２】同実施の形態の動作フローチャートである。

【図３】従来回路の構成を説明する概略ブロック図であ
る。

【符号の説明】

１ メインＣＰＵ ２ サブＣＰＵ ３Ａ バス調停回路 ３１ 判定手段 ３２ ウエイト手段 ＢＳ バス

Claims (1)

【特許請求の範囲】
1. 【請求項１】予め割り当てられているバス使用権の優先
   順位が高位のメインＣＰＵ及び低位のサブＣＰＵから出
   力される各バス要求信号を監視するとともに、前記各バ
   ス要求信号と前記優先順位とに基づいてバス使用権を前
   記メインＣＰＵ及び前記サブＣＰＵのいずれか一方に付
   与するバス調停回路において、 前記メインＣＰＵがバス使用権を保持してウエイト信号
   を前記サブＣＰＵに与えている期間に、前記メインＣＰ
   Ｕから出力される、バスサイクル起動時に有効となるバ
   スサイクルスタート信号が有効となる度に、前記サブＣ
   ＰＵから出力される前記バス要求信号が有効であるか否
   かを判定する判定手段と、 前記判定手段により前記バス要求信号が有効であると判
   定されたときに、前記サブＣＰＵに与えているウエイト
   信号を解除するとともに、前記メインＣＰＵにウエイト
   信号を与えるウエイト手段とを有すること、 を特徴とするバス調停回路。