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JPH09116112A - 半導体記憶装置とその製造方法 - Google Patents

半導体記憶装置とその製造方法

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Publication number
JPH09116112A
JPH09116112A JP7292086A JP29208695A JPH09116112A JP H09116112 A JPH09116112 A JP H09116112A JP 7292086 A JP7292086 A JP 7292086A JP 29208695 A JP29208695 A JP 29208695A JP H09116112 A JPH09116112 A JP H09116112A
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JP
Japan
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polycrystalline silicon
insulating film
semiconductor substrate
silicon film
forming
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JP7292086A
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Kaoru Narita
薫 成田
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to TW085112546A priority patent/TW307906B/zh
Priority to CN96119247A priority patent/CN1084054C/zh
Priority to US08/730,273 priority patent/US5689120A/en
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
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Abstract

(57)【要約】 【課題】 １トランジスタ−１容量のＤＲＡＭにおい
て、容量の微細化を図るとリーク電流によるデータの保
持時間が短くなり、データ保持特性が劣化される。 【解決手段】 一導電型の半導体基板１の表面絶縁膜１
０上に多結晶シリコン膜１１を形成し、かつこれらに開
口部１３を設けて半導体基板１を露呈し、かつ開口部１
３の内壁に設けた側壁１２により多結晶シリコン膜１１
と半導体基板１とを接続する。開口部１３にゲート絶縁
膜４とゲート電極３を形成し、多結晶シリコン膜１１に
逆導電型のソース・ドレイン領域１１Ｄ，１１Ｓを形成
して多結晶シリコントランジスタとＭＯＳトランジスタ
を直列接続したセルトランジスタを構成する。蓄積電極
６、容量絶縁膜７、容量電極８で構成される容量におけ
るデータの保持時にはドレイン領域１１Ｄと半導体基板
１とは絶縁状態にあり、データが半導体基板１にリーク
されることが防止され、保持時間を長くしてデータ保持
特性を改善する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は１つのセルトランジ
スタと１つの容量とで構成されるメモリセルを備える半
導体記憶装置に関し、特に情報の保持特性が良好でかつ
エラーが抑制されたＭＯＳトランジスタ型ＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）とその製造
方法に関する。
【０００２】
【従来の技術】従来の１トランジスタ・１容量構成のＭ
ＯＳトランジスタ型ＤＲＡＭは、図５に（ａ）平面図と
（ｂ）ＢＢ線拡大断面図を示すように、例えばＰ型半導
体基板１に素子分離酸化膜２が形成されてメモリセル領
域が画成され、このメモリセル領域にゲート酸化膜４が
形成される。そして、ゲート酸化膜４上にワード線とし
てゲート電極３が形成され、前記半導体基板１にＮ型ソ
ース・ドレイン領域１Ｓ，１Ｄが形成される。また、ゲ
ート電極３を覆うように層間絶縁膜５が形成され、前記
ドレイン領域５ｓに対して層間絶縁膜に開口した容量コ
ンタクト孔９を含む領域に蓄積電極６が形成される。こ
の蓄積電極６の表面には容量絶縁膜７が被着され、その
上に容量電極８が形成される。なお、前記ソース領域１
Ｄにはディジット線１４がコンタクト１５により接続さ
れる。
【０００３】このメモリセルでは、例えば、ゲート電極
３をハイレベルにしてディジット線１４をハイレベルに
することにより蓄積電極６にハイの情報が、またディジ
ット線１４をロウレベルにすることによりロウの情報が
それぞれ書き込まれる。書き込み後は、ゲート電極３を
ロウレベルにすることで蓄積電極６にデータが保持され
る。このため、このデータは蓄積電極６、容量絶縁膜
７、容量電極８で構成される容量（キャパシタ）の特性
によって保持時間が決定され、通常ではこの特性には限
界があるためデータの保持時間は短時間であり、例えば
１００ｍｓ毎で周期的にデータの再書き込みを行う必要
がある。
【０００４】このようなデータの保持の時間が短いこと
は、蓄積電極６に蓄えた電荷が容量コンタクト９が接続
されているＮ型ドレイン領域１Ｓから半導体基板１や隣
接セルやディジット線側のＮ型ソース領域１Ｄへ、或い
は蓄積電極６から容量絶縁膜７を通して容量電極８へと
リークすることがその原因となっている。また、これら
のリークが生じる原因としては、蓄積電極６にハイレベ
ルが保持されている場合に、容量コンタクトが接続され
ているＮ型ソース領域と半導体基板１とで構成されるＰ
Ｎ接合に逆バイアスがかかり、空乏層が広げられ、この
空乏層に、例えば素子分離酸化膜２を形成する際のスト
レスによって結晶欠陥があった場合や、界面準位が含ま
れていたりすると、これがリークの原因となる。また、
容量絶縁膜７が局所的に薄くなっていたりすると、この
部分でトンネル電流が生じてこれがリークの原因とな
る。
【０００５】このように、データの保持時間は、リーク
電流と、蓄積される電荷の量との兼ね合いで決定され
る。したがって、キャパシタの容量値は大きいほど有利
となる。しかしながら、近年のＤＲＡＭでは、メモリ容
量の増大化に伴って素子の微細化が進み、セル面積が縮
小されてキャパシタの容量値の増大に制約を受けるた
め、データの保持時間を長くすることは困難になる。ま
た、一方では素子の微細化に伴って内部の電界が大きく
されるため、前記したリークは大きくなっており、これ
によりデータの保持時間はむしろ短縮される傾向にあ
る。
【０００６】このため、従来では、リークを低減するこ
とでデータ保持時間を長くし、データの再書き込みの周
期を長くしたメモリセルが提案されている。図６はその
一例の（ａ）平面図と、（ｂ）ＣＣ線拡大断面図であ
る。このメモリセルは、ＳＯＩ（Silicon on Insulato
r) と称せられるもので、半導体基板１の素子領域の全
面に絶縁膜１０が形成され、この絶縁膜上に多結晶シリ
コン膜１１が形成される。そして、この多結晶シリコン
膜１１の上にゲート酸化膜４及びゲート電極３が形成さ
れ、かつ多結晶シリコン膜にＮ型ソース・ドレイン領域
１１Ｄ，１１Ｓがそれぞれ形成されている。その上で、
層間絶縁膜５、容量コンタクト９、蓄積電極６、容量絶
縁膜７、容量電極８が形成され、ＤＲＡＭが形成され
る。
【０００７】このＳＯＩ型のＤＲＡＭでは、ソース・ド
レイン領域１１Ｄ，１１Ｓが絶縁膜１０上の多結晶シリ
コン膜１１に形成されて半導体基板１とは直接接触され
ていないため、蓄積電極６に保持された電荷がドレイン
領域１１Ｄから半導体基板１にリークされることが防止
され、保持時間を長くすることが可能となる。特に、こ
の構成では、ノイズや放射線によって半導体基板１に少
数キャリアが注入されたような場合でも、蓄積された電
荷がこの注入された少数キャリアによって中和されてデ
ータ破壊されることがないため、いわゆるソフトエラー
に対して非常に有効なものとなる。
【０００８】
【発明が解決しようとする課題】しかしながら、このＳ
ＯＩ型のＤＲＡＭは、ソース・ドレイン領域１１Ｄ，１
１Ｓを多結晶シリコン膜１１に形成しているため、ＭＯ
Ｓトランジスタのサブスレショルド領域の特性が悪くな
り、ゲート電極３をロウレベルにしたときにドレイン電
流が流れてリークを起こし、データの保持時間に制約を
受けることになる。これは、多結晶シリコン中のグレイ
ンの存在によって多結晶シリコン膜１１とゲート酸化膜
４との界面の状態が単結晶シリコンに比較して悪いこ
と、換言すれば界面準位が多いことに起因している。ま
た、このグレインは多結晶シリコンの成長時の温度等の
影響を受け易いため、不揃いなものとなり、特性のばら
つきが大きくなる原因ともなっている。したがって、従
来では多結晶シリコン膜を形成した後にレーザによるア
ニールを行って多結晶シリコンを再結晶化し、グレイン
の均一化を図ってリーク電流のばらつきを抑制する対策
がとられているが、これでも満足できる特性は得られて
いない。
【０００９】また、図５に示したようなＭＯＳトランジ
スタ型のＤＲＡＭでは、半導体基板１の電位を負にバイ
アスすることでサブスレショルド特性が向上され、リー
クを低減する上では有利とされているが、図６のような
ＳＯＩ型のＤＲＡＭでは多結晶シリコン膜が半導体基板
と分離されているため、基板バイアスをかけることがで
きず、この方策を採用することはできない。因みに、蓄
積容量値が２５ｆＦで、３Ｖでデータの書き込みを行
い、蓄積電荷が半分になったときに読み出しエラーが生
じるとした場合、保持時間を１０秒とするための最大リ
ーク電流Ｉｃｒを試算すると、 Ｉｃｒ＝（３×２５／２）／１０＝３．８ｆＡ となる。
【００１０】本発明の目的は、リーク電流を低減かつ安
定化してデータの保持時間を長くし、かつソフトエラー
の発生を有効に防止することが可能な半導体記憶装置と
その製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、１素子ＤＲＡＭのセルトランジスタの構成として、
一導電型の半導体基板の表面絶縁膜上に形成された第１
の多結晶シリコン膜と、前記第１の多結晶シリコン膜及
び表面絶縁膜に開設されて前記半導体基板の表面を露呈
させる開口部と、この開口部の内壁において前記第１の
多結晶シリコン膜と半導体基板とを接続する第２の多結
晶シリコン膜からなる側壁と、前記開口部において前記
半導体基板、第１及び第２の多結晶シリコン膜上に形成
されたゲート絶縁膜と、このゲート絶縁膜上に形成され
たゲート電極と、前記開口部を挟んで前記第１の多結晶
シリコン膜に形成された逆導電型の拡散領域とで構成さ
れることを特徴とする。
【００１２】また、本発明の製造方法は、一導電型の半
導体基板上に表面絶縁膜を形成し、かつこの表面絶縁膜
上のメモリセル領域に第１の多結晶シリコン膜を形成す
る工程と、前記第１の多結晶シリコン膜と表面絶縁膜に
前記半導体基板の表面に達する開口部を開設する工程
と、全面に第２の多結晶シリコン膜を形成し、かつこれ
を異方性エッチングして前記開口部の内壁にのみ第２の
多結晶シリコン膜を残して前記第１の多結晶シリコン膜
と半導体基板とを接続する側壁を形成する工程と、少な
くとも前記開口部内の半導体基板の表面、側壁表面、及
び開口部近傍の第１の多結晶シリコン膜の表面を覆うゲ
ート絶縁膜を形成する工程と、前記開口部及びその周辺
部を覆う領域にゲート電極を形成する工程と、前記第１
の多結晶シリコン膜に逆導電型の不純物を導入して逆導
電型の拡散領域を形成する工程とを含んで１素子ＤＲＡ
Ｍのセルトランジスタを製造することを特徴とする。
【００１３】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のＤＲＡＭの一実施形
態の断面図であり、図２に示す平面図のＡＡ線に沿う拡
大断面図である。図１において、Ｐ型半導体基板１に素
子分離酸化膜２を形成してメモリセル領域が画成され、
このメモリセル領域に絶縁膜１０と多結晶シリコン膜１
１が積層状態に形成される。そして、この絶縁膜１０と
多結晶シリコン膜１１には前記半導体基板１の表面に達
する矩形の開口１３が開設され、この開口１３の内壁に
沿って多結晶シリコンからなる側壁１２が形成され、こ
の側壁１２により前記多結晶シリコン膜１１と半導体基
板１とが電気的に接続される。そして、前記開口１３の
内部において前記半導体基板１の表面と側壁１２の表面
にわたってゲート酸化膜４が形成され、このゲート酸化
膜４上にワード線としてのゲート電極３が形成される。
【００１４】また、前記多結晶シリコン膜１１には前記
ゲート電極３の両側領域にＮ型ソース・ドレイン領域１
１Ｓ，１１Ｄが形成され、これにより前記ゲート電極３
とでセルトランジスタが形成される。そして、これら多
結晶シリコン膜１１とゲート電極３を覆うように層間絶
縁膜５が形成され、この層間絶縁膜５には前記多結晶シ
リコン膜１１のＮ型ドレイン領域１１Ｄに対応する箇所
にコンタクト孔が開設され、このコンタクト孔を含む領
域に容量コンタクト９とこれと一体の蓄積電極６が形成
される。この蓄積電極６の表面には容量絶縁膜７が形成
され、さらにその上には容量電極８が形成される。ま
た、前記多結晶シリコン膜１１のＮ型ソース領域１１Ｓ
には図２に示すディジット線１４がコンタクト１５にお
いて接続される。
【００１５】図３及び図４は図１及び図２に示したＤＲ
ＡＭの製造方法を工程順に示す断面図である。先ず、図
３（ａ）のように、Ｐ型半導体基板１の全面に酸化膜１
０を形成し、さらに選択酸化法により厚膜の素子分離酸
化膜２を形成し、ＤＲＡＭ領域を画成する。次いで、図
３（ｂ）のように、全面に第１の多結晶シリコン膜１１
を成長した後、これをフォトリソグラフィ技術により選
択エッチングしてＤＲＡＭ領域の所要箇所にのみ第１の
多結晶シリコン膜１１を残存させる。なお、多数個のメ
モリセルが１枚の半導体基板に配列されている場合に
は、第１の多結晶シリコン膜１１は各メモリセル毎に分
離された状態で形成される。
【００１６】続いて、図３（ｃ）のように、ＤＲＡＭ領
域のＭＯＳトランジスタを形成する領域の前記第１の多
結晶シリコン膜１１と絶縁膜１０とをフォトリソグラフ
ィ技術により選択エッチングし、矩形の開口１３を開設
する。なお、前記第１の多結晶シリコン膜１１の選択エ
ッチングと、この開口１３をエッチングする際の第１の
多結晶シリコン膜１１のエッチングは同時に行うように
してもよい。次いで、図３（ｄ）のように、全面に第２
の多結晶シリコン膜１２を成長し、少なくとも前記開口
１３を第２の多結晶シリコン膜１２で被覆する。
【００１７】次いで、図４（ａ）のように、前記第２の
多結晶シリコン膜１２を異方性エッチングし、開口１３
の内壁にのみ第２の多結晶シリコン膜１２を残し、これ
を側壁１２として形成する。このとき、側壁１２は前記
第１の多結晶シリコン膜１１の側面に接した状態で残さ
れるように形成する。そして、図示は省略するが、開口
１３内の半導体基板１の表面に対して不純物のイオン注
入を行い、後に形成されるＭＯＳトランジスタのＶｔを
コントロールする。しかる上で、第１の多結晶シリコン
膜１１と側壁（第２の多結晶シリコン膜）１２の表面を
酸化し、ゲート酸化膜４を形成する。
【００１８】続いて、図４（ｂ）のように、全面に第３
の多結晶シリコン膜３を成長し、不純物を導入して低抵
抗化する。そして、図４（ｃ）のように、第３の多結晶
シリコン膜３とゲート酸化膜４をフォトリソグラフィ技
術により選択エッチングし、前記開口１３位置に残され
た第３の多結晶シリコン膜３をゲート電極３として形成
する。また、これに続いて前記第１の多結晶シリコン膜
１１の表面にＮ型不純物、例えばＡｓ（砒素）をイオン
注入し、かつ熱処理による活性化を行って図４（ｄ）の
ようにＮ型ソース・ドレイン領域１１Ｓ，１１Ｄを形成
する。
【００１９】しかる後、図１のように、層間絶縁膜５を
被着し、フォトリソグラフィ技術によりコンタクト孔を
開設した後、全面に蓄積電極６及び容量コンタクト９を
構成する導電膜を被着し、かつこれを所要パターンに形
成し、かつその表面に容量絶縁膜７を形成する。例え
ば、蓄積電極６と容量コンタクト９とを第４の多結晶シ
リコン膜で形成し、パターン形成した後にその表面を酸
化して容量絶縁膜７を形成すればよい。そして、全面に
導電膜を形成し、かつ所要のパターンに形成することで
容量電極８を形成し、図１及び図２のＤＲＡＭが完成さ
れる。
【００２０】このように製造された図１のＤＲＡＭで
は、セルトランジスタのゲート電極３をハイレベルにし
てディジット線１４をハイレベルとすることで蓄積電極
６にハイのデータを書き込み、ディジット線１４をロウ
レベルとすることで蓄積電極６にロウのデータを書き込
むことができる。そして、ゲート電極３をロウレベルと
することで、書き込んだデータの電荷を蓄積電極６に蓄
積し、データを保持することができる。なお、このと
き、ゲート電極３の直下の第１の多結晶シリコン膜１１
の領域と第２の多結晶シリコン膜（側壁）１２の領域、
及び半導体基板１の領域にわたってチャネルが形成され
る。したがって、前者の各多結晶シリコン膜に形成され
る２つのチャネルは多結晶シリコントランジスタを構成
し、後者の半導体基板１のチャネルはＮＭＯＳトランジ
スタとなり、結果としてこのセルトランジスタは、多結
晶シリコントランジスタと通常のＭＯＳトランジスタが
直列接続されたものとして機能される。
【００２１】そして、この構成では、蓄積電極６に接続
されているＮ型ドレイン領域１１Ｄは絶縁膜１０上に形
成された第１の多結晶シリコン膜１１に形成されてお
り、かつこれは側壁１２としての第２の多結晶シリコン
膜を介してのみ半導体基板１に接続されている。したが
って、ゲート電極３の電位がハイレベルとされて半導体
基板にチャネルが形成されない限り、すなわちゲート電
極３の電位がロウレベルに保たれている限りＮ型ドレイ
ン領域１１Ｄは半導体基板１とは切り離された状態にあ
る。したがって、蓄積電極６に蓄えられた電荷がＮ型ド
レイン領域１１Ｄから半導体基板１に向けてリークされ
ることが防止でき、データの保持時間を長くすることが
可能となる。また、第１の多結晶シリコン膜１１は隣接
するメモリセルとも分離されるため、隣接するメモリセ
ルへのリークもない。また、放射線やノイズ等で半導体
基板１に注入された少数キャリアによるソフトエラーの
発生も殆ど生じることはない。
【００２２】また、前記したようにこのＤＲＡＭでは、
セルトランジスタは多結晶シリコントランジスタとＭＯ
Ｓトランジスタが直列接続された構成とされているた
め、多結晶シリコントランジスタのサブスレショルド特
性が悪くてリークが生じる場合でもＭＯＳトランジスタ
においてカットされる。しかも、半導体基板にバイアス
を印加することで基板バイアスが実現できるため、ＭＯ
Ｓトランジスタのサブスレショルド特性自体も改善でき
る。なお、多結晶シリコントランジスタの特性のばらつ
きを改善することは難しいが、ＭＯＳトランジスタが直
列とされていることで、多結晶シリコントランジスタの
Ｖｔが著しく低下した場合には、ＶｔはＭＯＳトランジ
スタの値によって決まるため、Ｖｔの低下に対してより
大きなマージンが見込めることになる。したがって、多
結晶シリコントランジスタのＶｔを予め低めに設定する
ことでＤＲＡＭのセルトランジスタ全体のＶｔの特性ば
らつきを抑制する上では有効となる。
【００２３】なお、前記実施形態では容量の構造が積層
型をしたスタック型メモリセルに本発明を適用した例を
説明しているが、本発明は容量の構造に限定されるもの
ではなく、種々の構造の容量のメモリセルに適用でき
る。例えば、半導体基板に形成した溝の内壁を利用して
容量を構成したメモリセルや、半導体基板の表面に設け
た突起を利用して容量を構成したメモリセルにおいても
同様に適用できる。なお、これらの容量構造を採用する
場合には、本発明の製造方法の工程にこれらの容量構造
を製造する工程を付加することになる。
【００２４】
【発明の効果】以上説明したように本発明は、１トラン
ジスタと１容量とで構成されるＤＲＡＭのセルトランジ
スタとして、半導体基板上に形成された多結晶シリコン
トランジスタと、半導体基板に形成されたＭＯＳトラン
ジスタとを直列接続した構成としているので、セルトラ
ンジスタが駆動されずにデータを容量に蓄積している状
態では多結晶シリコントランジスタが半導体基板に接続
された状態とはならず、容量の蓄積電極と半導体基板と
の間のリークが防止される。したがって、メモリセルを
微細化した場合でも、リーク電流によるデータのリーク
が抑制でき、データの保持時間を長くして保持特性を改
善することができる。また、蓄積電極が半導体基板に対
して絶縁されるため、ソフトエラーの発生を防止するこ
ともできる。さらに、半導体基板にバイアスを印加する
こともでき、リークの低減と共に安定化も実現できる。
【図面の簡単な説明】
【図１】本発明のＤＲＡＭの一実施形態の断面図であ
り、図２のＡＡ線に沿う拡大断面図である。
【図２】図１のＤＲＡＭの平面図である。
【図３】図１のＤＲＡＭの製造方法を工程順に示す断面
図のその１である。
【図４】図１のＤＲＡＭの製造方法を工程順に示す断面
図のその２である。
【図５】従来のＤＲＡＭの一例の平面図とそのＢＢ線拡
大断面図である。
【図６】従来のＤＲＡＭの他の例の平面図とそのＣＣ線
拡大断面図である。
【符号の説明】
１ 半導体基板 ３ ゲート電極（第３の多結晶シリコン膜） ４ ゲート酸化膜 ６ 蓄積電極 ７ 容量絶縁膜 ８ 容量電極 １０ 絶縁膜 １１ 第１の多結晶シリコン膜 １１Ｄ ドレイン領域 １１Ｓ ソース領域 １２ 側壁（第２の多結晶シリコン膜） １３ 開口 １４ ディジット線

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 １つのセルトランジスタと、データを蓄
    積する１つの容量とで構成される半導体記憶装置におい
    て、前記セルトランジスタは、半導体基板上に絶縁状態
    に形成された多結晶シリコントランジスタと、前記半導
    体基板に形成されるＭＯＳトランジスタとを直列接続し
    た構成としたことを特徴とする半導体記憶装置。
  2. 【請求項２】 １つのセルトランジスタと、データを蓄
    積する１つの容量とで構成される半導体記憶装置におい
    て、前記セルトランジスタは、一導電型の半導体基板の
    表面絶縁膜上に形成された第１の多結晶シリコン膜と、
    前記第１の多結晶シリコン膜及び表面絶縁膜に開設され
    て前記半導体基板の表面を露呈させる開口部と、この開
    口部の内壁において前記第１の多結晶シリコン膜と半導
    体基板とを接続する第２の多結晶シリコン膜からなる側
    壁と、前記開口部において前記半導体基板、第１及び第
    ２の多結晶シリコン膜上に形成されたゲート絶縁膜と、
    このゲート絶縁膜上に形成されたゲート電極と、前記開
    口部を挟んで前記第１の多結晶シリコン膜に形成された
    逆導電型の拡散領域とで構成されることを特徴とする半
    導体記憶装置。
  3. 【請求項３】 容量は蓄積電極と、その表面に形成され
    た容量絶縁膜と、この容量絶縁膜上に形成された容量電
    極とで構成され、前記蓄積電極は前記第１の多結晶シリ
    コン膜に形成された逆導電型の拡散領域のいずれか一方
    に接続される請求項２の半導体記憶装置。
  4. 【請求項４】 セルトランジスタのゲート電極はワード
    線として構成され、逆導電型の拡散領域の他方はディジ
    ット線として構成される１素子ダイナミックランダムア
    クセスメモリとして構成される請求項３の半導体記憶装
    置。
  5. 【請求項５】 一導電型の半導体基板上に表面絶縁膜を
    形成し、かつこの表面絶縁膜上のメモリセル領域に第１
    の多結晶シリコン膜を形成する工程と、前記第１の多結
    晶シリコン膜と表面絶縁膜に前記半導体基板の表面に達
    する開口部を開設する工程と、全面に第２の多結晶シリ
    コン膜を形成し、かつこれを異方性エッチングして前記
    開口部の内壁にのみ第２の多結晶シリコン膜を残して前
    記第１の多結晶シリコン膜と半導体基板とを接続する側
    壁を形成する工程と、少なくとも前記開口部内の半導体
    基板の表面、側壁表面、及び開口部近傍の第１の多結晶
    シリコン膜の表面を覆うゲート絶縁膜を形成する工程
    と、前記開口部及びその周辺部を覆う領域にゲート電極
    を形成する工程と、前記第１の多結晶シリコン膜に逆導
    電型の不純物を導入して逆導電型の拡散領域を形成する
    工程とを含んで１素子ダイナミックランダムアクセスメ
    モリのセルトランジスタを製造することを特徴とする半
    導体記憶装置の製造方法。
  6. 【請求項６】 前記ゲート電極や第１の多結晶シリコン
    膜を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜
    に逆導電型の拡散領域の一方に達するコンタクト孔を開
    設する工程と、このコンタクト孔を含む領域に蓄積電極
    を形成する工程と、この蓄積電極の表面に容量絶縁膜を
    形成する工程と、この容量絶縁膜の表面に容量電極を形
    成する工程を含んで１素子ダイナミックランダムアクセ
    スメモリのメモリセルを製造する請求項５の半導体記憶
    装置の製造方法。
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