JPH0887888A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】半導体記憶装置の無駄な電力消費を省いて低消
費電力化を図る。 【構成】選択回路２はメモリセルアレイ１の所定のメモ
リセルを選択する。読出回路３は選択されたメモリセル
のデータを読み出し、書込回路４は選択された所定のメ
モリセルにデータを書き込む。第１の制御回路５は、ク
ロック信号の同一サイクルにおいて読出回路３を制御す
ることにより選択されたメモリセルからデータを読み出
させた後、書込回路４を制御することにより選択された
メモリセルに次に読み出すべきデータを書き込ませる。
比較回路６は選択されたメモリセルの読み出しデータと
書き込みデータとを比較する。第２の制御回路７は、比
較回路６の比較結果に基づいて、読み出しデータと書き
込みデータとが一致するときには第１の制御回路５によ
る書込回路４の制御を無効化することにより選択された
メモリセルへの書き込みデータの書き込みを行わせない
ようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくは入力したデータが所定の遅延時間だけ遅れて出
力される画像データ用のデジタルディレイラインメモリ
に関する。

【０００２】近年、半導体記憶装置の低消費電力化が要
求されており、デジタルディレイラインメモリにおいて
も低消費電力化が要求されている。

【０００３】

【従来の技術】図６は従来のデジタルディレイラインメ
モリ１０を示す。デジタルディレイラインメモリ１０
は、メモリセルアレイ１１、ＮＭＯＳトランジスタより
なるコラムスイッチ１２、ライトアンプ１３、センスア
ンプ１４、選択回路１５及び制御回路１６を備える。こ
のメモリ１０では、クロック信号の１サイクル中におい
て選択されたメモリセルからデータが読み出された後、
その選択されたメモリセルにデータが書き込まれる。

【０００４】メモリセルアレイ１１はメモリセルを選択
するための選択回路１５に接続されるとともに、制御回
路１６に接続されている。選択回路１５は制御回路１６
に接続されている。メモリセルアレイ１１にはコラムス
イッチ１２を介してライトアンプ１３及びセンスアンプ
１４が並列に接続されている。ライトアンプ１３及びセ
ンスアンプ１４は制御回路１６に接続されている。

【０００５】メモリセルアレイ１１には左右方向に延び
る複数のワード線ＷＬが設けられるとともに、上下方向
に延びるビット線対が複数対設けられている。なお、図
６では２本のワード線ＷＬ１，ＷＬｎと一対のビット線
ＢＬ，ＸＢＬのみを図示している。

【０００６】メモリセルアレイ１１はビット線対ＢＬ，
ＸＢＬをプリチャージするためのプリチャージ回路１７
を備える。プリチャージ回路１７は５つのＮＭＯＳトラ
ンジスタ１８〜２２を備える。トランジスタ１８，１９
の各ドレインは電源ＶCCに接続され、各ソースはビット
線ＢＬ，ＸＢＬに接続されている。トランジスタ１８，
１９の各ゲートは電源ＶCCに接続され、トランジスタ１
８，１９は常時オンしてビット線対ＢＬ，ＸＢＬを電源
ＶCCによって所定の電位までプリチャージする。トラン
ジスタ２２のソース・ドレインはビット線ＢＬ，ＸＢＬ
にそれぞれ接続され、ゲートには制御回路１６からのプ
リチャージ信号ＰＲが入力されている。トランジスタ２
０，２１の各ドレインは電源ＶCCに接続され、各ソース
は各ビット線ＢＬ，ＸＢＬに接続され、各ゲートにはプ
リチャージ信号ＰＲが入力されている。従って、プリチ
ャージ信号ＰＲがＨレベルのとき、トランジスタ２０，
２１，２２がオンし、ビット線対ＢＬ，ＸＢＬは電源Ｖ
CCによって等しい電位にプリチャージされる。

【０００７】各ワード線ＷＬ１〜ＷＬｎ及び各ビット線
対ＢＬ，ＸＢＬ間には多数のメモリセル２３が接続され
ている。メモリセル２３は２つのＰＭＯＳトランジスタ
２４，２６と、４つのＮＭＯＳトランジスタ２５，２
７，２８，２９とを備える。トランジスタ２４，２５は
電源ＶCC及びグランドＧＮＤ間に直列に接続され、トラ
ンジスタ２６，２７は電源ＶCC及びグランドＧＮＤ間に
直列に接続されている。トランジスタ２４，２５のゲー
トはトランジスタ２７のドレインに接続され、トランジ
スタ２６，２７のゲートはトランジスタ２５のドレイン
に接続されている。トランジスタ２５のドレインはトラ
ンジスタ２８を介してビット線ＢＬに接続され、トラン
ジスタ２７のドレインはトランジスタ２９を介してビッ
ト線ＸＢＬに接続されている。

【０００８】制御回路１６は図７に示すクロック信号Ｃ
Ｋを入力するとともに、図示しない制御装置から書き込
み許可信号ＷＥを入力している。制御回路１６はクロッ
ク信号ＣＫを選択回路１５に出力する。また、制御回路
１６は書き込み許可信号ＷＥがＬレベルであると、クロ
ック信号ＣＫの１サイクルにおいて、クロック信号ＣＫ
のＨレベルの期間にＨレベルの活性化信号φ０を出力
し、クロック信号ＣＫのＬレベルの期間にＨレベルの書
き込み信号ＷＣ０を出力する。さらに、制御回路１６は
書き込み許可信号ＷＥがＬレベルであると、図７に示す
ように、クロック信号ＣＫのＨレベルのパルスに基づい
て一定期間Ｈレベルとなるプリチャージ信号ＰＲを出力
する。

【０００９】選択回路１５は制御回路１６から出力され
るクロック信号ＣＫに基づいてメモリセルアレイ１１の
ワード線ＷＬ１〜ＷＬｎを順次選択することによりメモ
リセル２３を順次選択する。

【００１０】ライトアンプ１３及びセンスアンプ１４は
コラムスイッチ１２を介してビット線ＢＬ，ＸＢＬに対
して並列に接続されている。コラムスイッチ１２のゲー
トは電源ＶCCに接続されており、それによりコラムスイ
ッチ１２は常時オンしてビット線ＢＬ，ＸＢＬをライト
アンプ１３及びセンスアンプ１４に接続する。

【００１１】ライトアンプ１３は４つのＮＭＯＳトラン
ジスタ３０〜３３、インバータ３４及び２つのＡＮＤ回
路３５，３６を備える。トランジスタ３０，３１は電源
ＶCC及びグランドＧＮＤ間に直列に接続され、トランジ
スタ３０，３１間のノードがビット線ＢＬに接続されて
いる。トランジスタ３２，３３は電源ＶCC及びグランド
ＧＮＤ間に直列に接続され、トランジスタ３２，３３間
のノードがビット線ＸＢＬに接続されている。トランジ
スタ３０，３３のゲートにはＡＮＤ回路３５の出力信号
Ｓ１が印加され、トランジスタ３１，３２のゲートには
ＡＮＤ回路３６の出力信号Ｓ２が印加されている。トラ
ンジスタ２５のドレインはトランジスタ２８を介してビ
ット線ＢＬに接続され、トランジスタ２７のドレインは
トランジスタ２９を介してビット線ＸＢＬに接続されて
いる。

【００１２】ＡＮＤ回路３５の一方の入力端子には制御
回路１６の書き込み信号ＷＣ０が入力され、他方の入力
端子にはインバータ３４を介して書き込みデータＷＤを
反転したデータが入力されている。ＡＮＤ回路３６の一
方の入力端子には制御回路１６の書き込み信号ＷＣ０が
入力され、他方の入力端子には書き込みデータＷＤが入
力されている。

【００１３】従って、書き込み信号ＷＣ０がＬレベルで
あると、ＡＮＤ回路３５，３６の出力信号Ｓ１，Ｓ２は
共にＬレベルとなり、すべてのトランジスタ３０〜３３
がオフしてビット線ＢＬ，ＸＢＬのレベルは元の状態に
保持され、ライトアンプ１３はメモリセル２３へのデー
タの書き込みを行わない。

【００１４】逆に、書き込み信号ＷＣ０がＨレベルであ
ると、書き込みデータＷＤのレベルによって出力信号Ｓ
１，Ｓ２のいずれか一方がＨレベルとなり、ライトアン
プ１３は選択されたメモリセル２３に対してデータの書
き込みを行う。すなわち、書き込みデータＷＤがＨレベ
ルであると、出力信号Ｓ２のみがＨレベルとなってトラ
ンジスタ３０，３３がオンする。ビット線ＢＬはトラン
ジスタ３０によって電源ＶCCに接続されることによりチ
ャージされてＨレベルとなり、ビット線ＸＢＬはトラン
ジスタ３３によってグランドＧＮＤに接続されることに
よりディスチャージされてＬレベルとなる。その結果、
選択されたメモリセル２３にＨレベルのデータＷＤが書
き込まれる。また、書き込みデータＷＤがＬレベルであ
ると、出力信号Ｓ１のみがＨレベルとなってトランジス
タ３１，３２がオンする。ビット線ＢＬはグランドＧＮ
Ｄに接続されることによりディスチャージされてＬレベ
ルとなり、ビット線ＸＢＬは電源ＶCCに接続されること
によりチャージされてＨレベルとなる。その結果、選択
されたメモリセル２３にＬレベルのデータＷＤが書き込
まれる。

【００１５】センスアンプ１４はビット線対ＢＬ，ＸＢ
Ｌに接続され、制御回路１６から活性化信号φ０が入力
されている。センスアンプ１４はＨレベルの活性化信号
φ０に基づいて選択されたメモリセル２３からのデータ
を増幅し、その増幅したデータを読み出しデータＲＤと
して出力する。

【００１６】次に、上記のように構成されたデジタルデ
ィレイラインメモリ１０の作用を図７に従って説明す
る。書き込み許可信号ＷＥがＬレベルの状態で、１つ目
のクロック信号ＣＫが入力されると、そのＨレベルのパ
ルスに基づいてＨレベルのプリチャージ信号ＰＲが出力
され、ビット線対ＢＬ，ＸＢＬはプリチャージ回路１７
によって電源ＶCCに基づいて等しい電位にプリチャージ
される。１つ目のクロック信号ＣＫに基づいて選択回路
１５によって、例えばワード線ＷＬ１が選択される。ま
た、クロック信号ＣＫのほぼＨレベルの期間において、
活性化信号φ０はＨレベルとなり、書き込み信号ＷＣ０
はＬレベルとなる。その結果、ワード線ＷＬ１に接続さ
れたメモリセル２３が選択され、その選択されたメモリ
セル２３のデータがビット線対ＢＬ，ＸＢＬに出力され
る。Ｈレベルの活性化信号φ０に基づいてセンスアンプ
１４が活性化され、センスアンプ１４によってビット線
対ＢＬ，ＸＢＬのデータが増幅され、読み出しデータＲ
Ｄとして出力される。

【００１７】また、クロック信号ＣＫのほぼＬレベルの
期間において、活性化信号φ０はＬレベルとなり、書き
込み信号ＷＣ０はＨレベルとなる。このとき、書き込み
データＷＤがＨレベルであると、出力信号Ｓ２のみがＨ
レベルとなってＮＭＯＳトランジスタ３０，３３がオン
する。ビット線ＢＬはトランジスタ３０によって電源Ｖ
CCに接続されることによりチャージされてＨレベルとな
り、ビット線ＸＢＬはトランジスタ３３によってグラン
ドＧＮＤに接続されることによりディスチャージされて
Ｌレベルとなる。その結果、クロック信号ＣＫの１サイ
クルにおいて、選択されたメモリセル２３からデータが
読み出された後、そのメモリセル２３にＨレベルのデー
タＷＤが書き込まれる。また、書き込みデータＷＤがＬ
レベルであると、出力信号Ｓ１のみがＨレベルとなって
ＮＭＯＳトランジスタ３１，３２がオンする。ビット線
ＢＬはトランジスタ３１によってグランドＧＮＤに接続
されることによりディスチャージされてＬレベルとな
り、ビット線ＸＢＬはトランジスタ３２によって電源Ｖ
CCに接続されることによりチャージされてＨレベルとな
る。その結果、選択されたメモリセル２３にはＬレベル
のデータＷＤが書き込まれる。

【００１８】

【発明が解決しようとする課題】ところが、上記デジタ
ルディレイラインメモリ１０では、選択されたメモリセ
ルからの読み出しデータと、そのメモリセルに書き込む
べきデータとには無関係に、制御回路１６からＨレベル
の書き込み信号ＷＣ０が出力される。その書き込み信号
ＷＣ０に基づいてライトアンプ１３によってメモリセル
へのデータの書き込みが行われる。データの書き込み時
において、グランドＧＮＤに接続されたトランジスタ３
１，３３のいずれか一方がオンし、それに対応するビッ
ト線ＢＬ，ＸＢＬがグランドＧＮＤに接続されてディス
チャージされる。このように、デジタルディレイライン
メモリ１０では選択されたメモリセルからの読み出しデ
ータとそのメモリセルへの書き込みデータとが一致して
いる場合にもライトアンプ１３による書き込みを行って
いるため、無駄な電力を消費していた。

【００１９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、無駄な電力消費を省い
て低消費電力化を図ることができる半導体記憶装置を提
供することにある。

【００２０】

【課題を解決するための手段】図１は本発明の原理説明
図である。メモリセルアレイ１は多数のメモリセルを備
えている。選択回路２はメモリセルアレイ１の所定のメ
モリセルを選択するためのものである。読出回路３は選
択回路２によって選択された所定のメモリセルのデータ
を読み出すためのものである。書込回路４は選択回路２
によって選択された所定のメモリセルにデータを書き込
むためのものである。

【００２１】第１の制御回路５は、クロック信号の同一
サイクルにおいて読出回路３を制御することにより選択
回路２によって選択されたメモリセルからデータを読み
出させた後、書込回路４を制御することにより選択され
たメモリセルに次に読み出すべきデータを書き込ませる
ためのものである。

【００２２】比較回路６は選択回路２によって選択され
たメモリセルの読み出しデータと書き込みデータとが一
致しているかどうかを比較するためのものである。第２
の制御回路７は、比較回路６の比較結果に基づいて、読
み出しデータと書き込みデータとが一致しないときには
第１の制御回路５による書込回路４の制御を許容するこ
とにより選択されたメモリセルへの書き込みデータの書
き込みを行わせる。逆に、第２の制御回路７は、読み出
しデータと書き込みデータとが一致するときには第１の
制御回路５による書込回路４の制御を無効化することに
より選択されたメモリセルへの書き込みデータの書き込
みを行わせないようにするものである。

【００２３】請求項２の発明では、第２の制御回路は、
書込回路を制御するために第１の制御回路から出力され
る制御信号と比較回路から出力される比較信号とを入力
し、該比較信号に基づいて制御信号の書込回路への出力
を制御するための論理回路である。

【００２４】請求項３の発明では、選択回路は、メモリ
セルアレイのメモリセルをアドレス順に選択するもので
ある請求項１又は２に記載の半導体記憶装置。請求項４
の発明では、選択回路はクロック信号のパルスをカウン
トするカウンタと、カウンタの出力を選択信号にデコー
ドしてメモリセルアレイのメモリセルを順次選択するた
めのデコーダとを備える。

【００２５】

【作用】従って、本発明では、選択回路２によって選択
されたメモリセルからの読み出しデータと、その選択さ
れたメモリセルへの書き込みデータとが比較回路６によ
って比較される。比較回路６の比較結果に基づいて、読
み出しデータと書き込みデータとが一致しないときに
は、第１の制御回路５による書込回路４の制御が第２の
制御回路７によって許容され、選択されたメモリセルへ
の書き込みデータの書き込みが行われる。比較回路６の
比較結果に基づいて、読み出しデータと書き込みデータ
とが一致するときには第１の制御回路５による書込回路
４の制御が第２の制御回路７によって無効化され、選択
されたメモリセルへの書き込みデータの書き込みが行わ
れない。その結果、半導体記憶装置の無駄な電力消費を
省いて低消費電力化が可能となる。

【００２６】

【実施例】以下、本発明を具体化した一実施例を図２〜
５に従って説明する。尚、説明の便宜上、図６と同様の
構成については同一の符号を付してその説明を一部省略
する。

【００２７】図２は画像データ用のデジタルディレイラ
インメモリ４０に具体化した一実施例を示す回路図であ
る。デジタルディレイラインメモリ４０は、メモリセル
アレイ１１、ＮＭＯＳトランジスタよりなるコラムスイ
ッチ１２、書込回路としてのライトアンプ１３、読出回
路としてのセンスアンプ４１、選択回路４２、第１の制
御回路４３、比較回路としてのＥＯＲ回路（排他的論理
和回路）４４、及び第２の制御回路としてのＡＮＤ回路
（論理回路）４５を備える。このメモリ４０では、クロ
ック信号の１サイクル中において選択されたメモリセル
からデータが読み出された後、その選択されたメモリセ
ルにデータが書き込まれる。

【００２８】メモリセルアレイ１１はメモリセルを選択
するための選択回路４２に接続されるとともに、第１の
制御回路４３に接続されている。選択回路４２は第１の
制御回路４３に接続されている。メモリセルアレイ１１
にはコラムスイッチ１２を介してライトアンプ１３及び
センスアンプ４１が並列に接続されている。

【００２９】メモリセルアレイ１１には左右方向に延び
る複数のワード線ＷＬが設けられるとともに、上下方向
に延びるビット線対が複数対設けられている。なお、図
２では２本のワード線ＷＬ１，ＷＬｎと一対のビット線
ＢＬ，ＸＢＬのみを図示している。各ワード線ＷＬ１〜
ＷＬｎ及び各ビット線対ＢＬ，ＸＢＬ間には、多数のメ
モリセル２３が接続されている。メモリセルアレイ１１
はビット線対ＢＬ，ＸＢＬをプリチャージするためのプ
リチャージ回路１７を備える。

【００３０】制御回路４３は、４つのインバータ６０，
６１，６３，６４、２入力ＮＡＮＤ回路６２及び２入力
ＡＮＤ回路６５を備える。ＡＮＤ回路６５の一方の入力
端子にはクロック信号ＣＫが入力されるとともに、他方
の入力端子にはインバータ６１を介してクロック信号Ｃ
Ｋを反転した信号が入力されている。ＡＮＤ回路６５及
びインバータ６１によってワンショットパルス発生回路
が構成されている。クロック信号ＣＫがＬレベルからＨ
レベルに変化すると、ＡＮＤ回路６５は所定の期間Ｈレ
ベルとなるプリチャージ信号ＰＲをプリチャージ回路１
７に出力して、プリチャージ回路１７を制御する。

【００３１】ＮＡＮＤ回路６２の一方の入力端子にはイ
ンバータ６０を介して図示しない制御装置からの書き込
み許可信号ＷＥを反転した信号が入力され、他方の入力
端子にはインバータ６１を介してクロック信号ＣＫを反
転した信号が入力されている。ＮＡＮＤ回路６２の出力
端子にはインバータ６３が接続され、インバータ６３は
ライトアンプ１３に書き込みを行わせるための書き込み
信号ＷＣ１を出力する。インバータ６４はインバータ６
３の出力端子に接続され、インバータ６４は書き込み信
号ＷＣ１を反転してセンスアンプ４１を動作させるため
の活性化信号φ１を出力する。図３，４に示すように、
書き込み許可信号ＷＥがＬレベルのとき、クロック信号
ＣＫがＨレベルの期間において、書き込み信号ＷＣ１は
Ｌレベルとなり、活性化信号φ１はＨレベルとなる。ま
た、書き込み許可信号ＷＥがＬレベルのとき、クロック
信号ＣＫがＬレベルの期間において、書き込み信号ＷＣ
１はＨレベルとなり、活性化信号φ１はＬレベルとな
る。

【００３２】選択回路４２はカウンタ４６とデコーダ４
７とを備え、前記メモリセルアレイ１１のメモリセル２
３をアドレス順に順次選択するものである。カウンタ４
６は前記クロック信号ＣＫのパルスをアップカウント
し、そのときのカウント値をデコーダ４７に出力する。
カウンタ４６のキャリ端子Ｃはリセット端子ＲＳＴに接
続されている。カウンタ４６のカウント値が予め定めら
れた値に達してキャリ信号が出力されると、カウンタ４
６はリセットされ、再びクロック信号ＣＫのパルスをア
ップカウントする。デコーダ４７はカウンタ４６のカウ
ント値を選択信号にデコードして、ワード線ＷＬ１〜Ｗ
Ｌｎを順次選択することによりメモリセル２３をアドレ
ス順（シーケンシャル）に選択する。

【００３３】センスアンプ４１は３つのＰＭＯＳトラン
ジスタ５０，５２，５５、３つのＮＭＯＳトランジスタ
５１，５３，５４、及び２つのインバータ５６，５７を
備える。トランジスタ５１，５３のソースは互いに接続
されるとともに、両トランジスタ５１，５３のソースは
トランジスタ５４を介してグランドＧＮＤに接続されて
いる。トランジスタ５１，５３のドレインはカレントミ
ラー回路を構成するトランジスタ５０，５２を介して電
源ＶCCに接続されている。トランジスタ５４のゲートに
は前記第１の制御回路４３の活性化信号φ１が入力され
ている。各トランジスタ５１，５３のゲートは前記ビッ
ト線ＢＬ，ＸＢＬに接続されている。トランジスタ５
１，５３はデータの読み出し時において、ビット線対Ｂ
Ｌ，ＸＢＬの電位差が増幅される。トランジスタ５３の
ドレインにはインバータ５６，５７が接続され、インバ
ータ５７から増幅されたデータＲＤが出力される。な
お、トランジスタ５３のドレインと電源ＶCCとの間には
トランジスタ５５が接続され、同トランジスタ５５のゲ
ートには活性化信号φ１が入力されている。従って、活
性化信号φ１がＬレベルの期間において、トランジスタ
５５がオンし、読み出しデータＲＤはＨレベルとなる。

【００３４】ＥＯＲ回路４４の一方の入力端子には書き
込みデータＷＤが入力され、他方の入力端子にはセンス
アンプ４１から出力された読み出しデータＲＤが入力さ
れている。ＥＯＲ回路４４はメモリセルの読み出しデー
タＲＤとメモリセルへの書き込みデータＷＤとが一致し
ているかどうかを比較し、比較結果を示す信号Ｓ３をＡ
ＮＤ回路４５に出力する。読み出しデータＲＤとメモリ
セルへの書き込みデータＷＤとが一致していると、ＥＯ
Ｒ回路４４はＬレベルの信号Ｓ３を出力する。読み出し
データＲＤとメモリセルへの書き込みデータＷＤとが一
致していないと、ＥＯＲ回路４４はＨレベルの信号Ｓ３
を出力する。

【００３５】ＡＮＤ回路４５は前記書き込み信号ＷＣ１
と信号Ｓ３とを入力し、両信号に基づく書き込み信号Ｗ
Ｃ２をライトアンプ１３に出力する。選択されたメモリ
セルの読み出しデータＲＤと書き込みデータＷＤとが一
致せずに出力信号Ｓ３がＨレベルになると、ＡＮＤ回路
４５は書き込み信号ＷＣ１を書き込み信号ＷＣ２として
出力する。また、選択されたメモリセルの読み出しデー
タＲＤと書き込みデータＷＤとが一致して出力信号Ｓ３
がＬレベルになると、ＡＮＤ回路４５は書き込み信号Ｗ
Ｃ１のレベルにかかわらずＬレベルの書き込み信号ＷＣ
２を出力する。

【００３６】ライトアンプ１３は４つのＮＭＯＳトラン
ジスタ３０〜３３、インバータ３４及び２つのＡＮＤ回
路３５，３６を備える。ＡＮＤ回路３５の一方の入力端
子にはＡＮＤ回路４５の書き込み信号ＷＣ２が入力さ
れ、他方の入力端子にはインバータ３４を介して書き込
みデータＷＤを反転したデータが入力されている。ＡＮ
Ｄ回路３６の一方の入力端子にはＡＮＤ回路４５の書き
込み信号ＷＣ２が入力され、他方の入力端子には書き込
みデータＷＤが入力されている。

【００３７】従って、書き込み信号ＷＣ２がＬレベルで
あると、ＡＮＤ回路３５，３６の出力信号Ｓ１，Ｓ２は
共にＬレベルとなり、すべてのトランジスタ３０〜３３
がオフしてビット線ＢＬ，ＸＢＬのレベルは元の状態に
保持され、ライトアンプ１３はメモリセル２３へのデー
タの書き込みを行わない。すなわち、選択されたメモリ
セルの読み出しデータＲＤと書き込みデータＷＤとが一
致すると、ＡＮＤ回路４５は書き込み信号ＷＣ１のレベ
ルにかかわらずＬレベルの書き込み信号ＷＣ２を出力す
ることにより第１の制御回路４３によるライトアンプ１
３の制御を無効化する。

【００３８】逆に、書き込み信号ＷＣ２がＨレベルであ
ると、書き込みデータＷＤのレベルによって出力信号Ｓ
１，Ｓ２のいずれか一方がＨレベルとなり、ライトアン
プ１３は選択されたメモリセル２３に対してデータの書
き込みを行う。このとき、書き込みデータＷＤがＨレベ
ルであると、出力信号Ｓ２のみがＨレベルとなってトラ
ンジスタ３０，３３がオンする。ビット線ＢＬはトラン
ジスタ３０によって電源ＶCCに接続されることによりチ
ャージされてＨレベルとなり、ビット線ＸＢＬはトラン
ジスタ３３によってグランドＧＮＤに接続されることに
よりディスチャージされてＬレベルとなる。その結果、
選択されたメモリセル２３にＨレベルのデータＷＤが書
き込まれる。また、書き込みデータＷＤがＬレベルであ
ると、出力信号Ｓ１のみがＨレベルとなってトランジス
タ３１，３２がオンする。ビット線ＢＬはグランドＧＮ
Ｄに接続されることによりディスチャージされてＬレベ
ルとなり、ビット線ＸＢＬは電源ＶCCに接続されること
によりチャージされてＨレベルとなる。その結果、選択
されたメモリセル２３にＬレベルのデータＷＤが書き込
まれる。すなわち、選択されたメモリセルの読み出しデ
ータＲＤと書き込みデータＷＤとが一致しないと、ＡＮ
Ｄ回路４５は書き込み信号ＷＣ１を書き込み信号ＷＣ２
として出力することにより第１の制御回路４３によるラ
イトアンプ１３の制御を許容する。

【００３９】次に、上記のように構成されたデジタルデ
ィレイラインメモリ４０の作用を図３，４に従って説明
する。まず、読み出しデータＲＤと書き込みデータＷＤ
とが一致する場合の作用を図３に従って説明する。書き
込み許可信号ＷＥがＬレベルの状態で、１つ目のクロッ
ク信号ＣＫが入力されると、そのＨレベルのパルスに基
づいてＨレベルのプリチャージ信号ＰＲが出力され、ビ
ット線対ＢＬ，ＸＢＬはプリチャージ回路１７によって
電源ＶCCに基づいて等しい電位にプリチャージされる。
１つ目のクロック信号ＣＫに基づいて選択回路４２によ
って、例えばワード線ＷＬ１が選択される。また、クロ
ック信号ＣＫのほぼＨレベルの期間において、活性化信
号φ１はＨレベルとなり、書き込み信号ＷＣ１はＬレベ
ルとなる。書き込み信号ＷＣ１がＬレベルであるため、
書き込み信号ＷＣ２はＬレベルとなり、ライトアンプ１
３によるデータの書き込みは行われない。

【００４０】その結果、ワード線ＷＬ１に接続されたメ
モリセル２３が選択され、その選択されたメモリセル２
３のデータがビット線対ＢＬ，ＸＢＬに出力される。こ
のとき、ビット線対ＢＬ，ＸＢＬの電位をそれぞれＨ，
Ｌとする。Ｈレベルの活性化信号φ１に基づいてトラン
ジスタ５４がオンしてセンスアンプ４１が活性化され、
センスアンプ４１によってビット線対ＢＬ，ＸＢＬのデ
ータが増幅され、センスアンプ４１からＨレベルの読み
出しデータＲＤが出力される。

【００４１】次に、クロック信号ＣＫがＬレベルとなる
と、ほぼそのＬレベルの期間において、活性化信号φ１
はＬレベルとなり、書き込み信号ＷＣ１はＨレベルとな
る。このとき、書き込みデータＷＤがＨレベルである
と、読み出しデータＲＤと書き込みデータＷＤとが一致
するため、出力信号Ｓ３はＬレベルとなる。そのため、
書き込み信号ＷＣ１のレベルにかかわらず、書き込み信
号ＷＣ２はＬレベルとなり、出力信号Ｓ１，Ｓ２はＬレ
ベルとなり、すべてのトランジスタ３０〜３３がオフし
てビット線ＢＬ，ＸＢＬのレベルは元の状態に保持さ
れ、ライトアンプ１３によるメモリセル２３へのデータ
の書き込みが行われない。

【００４２】次に、読み出しデータＲＤと書き込みデー
タＷＤとが一致しない場合の作用を図４に従って説明す
る。書き込み許可信号ＷＥがＬレベルの状態で、１つ目
のクロック信号ＣＫが入力されると、前記と同様にして
Ｈレベルのプリチャージ信号ＰＲが出力され、ビット線
対ＢＬ，ＸＢＬは電源ＶCCに基づいて等しい電位にプリ
チャージされる。１つ目のクロック信号ＣＫに基づいて
選択回路４２によって、例えばワード線ＷＬ１が選択さ
れる。

【００４３】その結果、ワード線ＷＬ１に接続されたメ
モリセル２３が選択され、その選択されたメモリセル２
３のデータがビット線対ＢＬ，ＸＢＬに出力される。こ
のとき、ビット線対ＢＬ，ＸＢＬの電位をそれぞれＬ，
Ｈとする。Ｈレベルの活性化信号φ１に基づいてトラン
ジスタ５４がオンしてセンスアンプ４１が活性化され、
センスアンプ４１によってビット線対ＢＬ，ＸＢＬのデ
ータが増幅され、センスアンプ４１からＬレベルの読み
出しデータＲＤが出力される。

【００４４】次に、クロック信号ＣＫがＬレベルとなる
と、ほぼそのＬレベルの期間において、活性化信号φ１
はＬレベルとなり、書き込み信号ＷＣ１はＨレベルとな
る。このとき、書き込みデータＷＤがＨレベルである
と、読み出しデータＲＤと書き込みデータＷＤとが一致
しないため、出力信号Ｓ３はＨレベルとなる。そのた
め、書き込み信号ＷＣ１が書き込み信号ＷＣ２として出
力される。書き込みデータＷＤがＨレベルであるため、
出力信号Ｓ２のみがＨレベルとなってＮＭＯＳトランジ
スタ３０，３３がオンする。ビット線ＢＬはトランジス
タ３０によって電源ＶCCに接続されることによりチャー
ジされてＨレベルとなり、ビット線ＸＢＬはトランジス
タ３３によってグランドＧＮＤに接続されることにより
ディスチャージされてＬレベルとなる。その結果、選択
されたメモリセル２３にＨレベルのデータＷＤが書き込
まれる。

【００４５】このように、本実施例では、選択されたメ
モリセル２３の読み出しデータＲＤと書き込みデータＷ
Ｄとが一致する場合には、第１の制御回路４３の書き込
み信号ＷＣ１のレベルにかかわらず、書き込み信号ＷＣ
２をＬレベルとしてライトアンプ１３を動作させないよ
うにしている。そのため、ビット線ＢＬ，ＸＢＬのディ
スチャージが行われず、読み出しデータＲＤと書き込み
データＷＤとが一致する場合には無駄な電力消費を省く
ことができ、デジタルディレイラインメモリ４０の低消
費電力化を図ることができる。

【００４６】図５は上記のように構成されたデジタルデ
ィレイラインメモリ４０を用いたＹ／Ｃ分離くし型フィ
ルタである。このフィルタはＡ／Ｄ変換器７１と、デジ
タルディレイラインメモリ４０と、加算器７２及び減算
器７３を備える。Ａ／Ｄ変換器７１は受信したＮＴＳＣ
コンポジット信号（アナログ信号）をデジタル信号に変
換する。デジタルディレイラインメモリ４０はＡ／Ｄ変
換器７１の出力信号を記憶する。加算器７２はＡ／Ｄ変
換器７１の出力信号とメモリ４０から読み出される遅延
した信号とを加算し、輝度信号（Ｙ信号）を出力する。
減算器７３はＡ／Ｄ変換器７１の出力信号からメモリ４
０から読み出される遅延した信号を減算し、色信号（Ｃ
信号）を出力する。

【００４７】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）本実施例ではメモリセルアレイ１１のメモリセル
をアドレス順にアクセスするデジタルディレイラインメ
モリ４０に具体化したが、メモリセルアレイのメモリセ
ルをランダムにアクセスするメモリに具体化してもよ
い。

【００４８】（２）本実施例では１つのワード線の選択
によって１つのメモリセルが選択されるメモリセルアレ
イ１１としたが、１つのワード線の選択によって複数
（例えば、８つ）のメモリセルが選択されるメモリセル
アレイとしてもよい。この場合には、選択される複数の
メモリセルに対応してそれぞれＥＯＲ回路を設けるとと
もに、前記ＡＮＤ回路４５に代えて、これら複数のＥＯ
Ｒ回路の出力信号と第１の制御回路４３の書き込み信号
ＷＣ１とを入力とする多入力ＡＮＤ回路を設ければよ
い。

【００４９】

【発明の効果】以上詳述したように、本発明によれば、
無駄な電力消費を省いて低消費電力化を図ることができ
る。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 一実施例のデジタルディレイラインメモリを
示す回路図である。

【図３】 一実施例の作用を示すタイムチャートであ
る。

【図４】 一実施例の作用を示すタイムチャートであ
る。

【図５】 Ｙ／Ｃ分離くし型フィルタを示すブロック図
である。

【図６】 従来のデジタルディレイラインメモリを示す
回路図である。

【図７】 従来例の作用を示すタイムチャートである。

【符号の説明】

１，１１ メモリセルアレイ ２，４２ 選択回路 ３ 読出回路 ４ 書込回路 ５，４３ 第１の制御回路 ６ 比較回路 ７ 第２の制御回路 １３ 書込回路としてのライトアンプ ４１ 読出回路としてのセンスアンプ ４４ 比較回路としてのＥＯＲ回路（排他的論理和回
路） ４５ 第２の制御回路としてのＡＮＤ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 多数のメモリセルを備えたメモリセルア
   レイと、 前記メモリセルアレイの所定のメモリセルを選択するた
   めの選択回路と、 前記選択回路によって選択された所定のメモリセルのデ
   ータを読み出すための読出回路と、 前記選択回路によって選択された所定のメモリセルにデ
   ータを書き込むための書込回路と、 クロック信号の同一サイクルにおいて前記読出回路を制
   御することにより前記選択回路によって選択されたメモ
   リセルからデータを読み出させた後、前記書込回路を制
   御することにより前記選択されたメモリセルに次に読み
   出すべきデータを書き込ませるための第１の制御回路
   と、 前記選択回路によって選択されたメモリセルの読み出し
   データと書き込みデータとが一致しているかどうかを比
   較するための比較回路と、 前記比較回路の比較結果に基づいて、読み出しデータと
   書き込みデータとが一致しないときには前記第１の制御
   回路による前記書込回路の制御を許容することにより前
   記選択されたメモリセルへの前記書き込みデータの書き
   込みを行わせ、読み出しデータと書き込みデータとが一
   致するときには前記第１の制御回路による前記書込回路
   の制御を無効化することにより前記選択されたメモリセ
   ルへの前記書き込みデータの書き込みを行わせないよう
   にする第２の制御回路とを備える半導体記憶装置。
2. 【請求項２】 前記第２の制御回路は、前記書込回路を
   制御するために前記第１の制御回路から出力される制御
   信号と前記比較回路から出力される比較信号とを入力
   し、該比較信号に基づいて前記制御信号の前記書込回路
   への出力を制御するための論理回路である請求項１に記
   載の半導体記憶装置。
3. 【請求項３】 前記選択回路は、前記メモリセルアレイ
   のメモリセルをアドレス順に選択するものである請求項
   １又は２に記載の半導体記憶装置。
4. 【請求項４】 前記選択回路は前記クロック信号のパル
   スをカウントするカウンタと、 前記カウンタの出力を選択信号にデコードして前記メモ
   リセルアレイのメモリセルを順次選択するためのデコー
   ダとを備える請求項３に記載の半導体記憶装置。