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JPH088335B2 - チャネル空乏を用いるｅｓｄ保護回路 - Google Patents

チャネル空乏を用いるｅｓｄ保護回路

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Publication number
JPH088335B2
JPH088335B2 JP1505774A JP50577489A JPH088335B2 JP H088335 B2 JPH088335 B2 JP H088335B2 JP 1505774 A JP1505774 A JP 1505774A JP 50577489 A JP50577489 A JP 50577489A JP H088335 B2 JPH088335 B2 JP H088335B2
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JP
Japan
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doped
channel
signal pad
substrate
integrated circuit
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JP1505774A
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JPH07500698A (ja
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ジャン，シャオナン
ウー，シャオラン
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Unisys Corp
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Unisys Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 開示の背景 この開示は集積回路チップのための静電放電保護回路
（ESD保護回路）に関する。
基本的に、集積回路チップにおいて、それに対してデ
ィスクリートなワイヤが接合される金属信号パッドが設
けられて、それによりチップに入力信号を送りかつチッ
プから出力信号を受けるための手段を提供する。それら
の信号は、通常の動作状態の下で、或る電圧範囲内であ
るように制限される。典型的には、その電圧範囲は±５
ボルト内である。しかしながら、静電充電に起因して、
信号パッド上の電圧は、短い期間の間（たとえば、２−
３ナノ秒）、1000ボルトまたはそれより高くなり得る。
そのような静電荷は通常、人の身体上にまず蓄積す
る。人間の身体に対する等価回路に近い簡単な回路は、
1500オームの抵抗器Ｒと直列の100ピコファラドのキャ
パシタＣである。こうして、キャパシタ上にわずか１×
10-7クーロンの電荷Ｑを蓄積することによって、それを
横切る電圧Ｖは1000ボルトになる（Ｑ＝VC）。この量の
電荷は、正または負のいずれでも、様々な方法、たとえ
ば敷物を横切ってゴム底の靴で歩くことによって、人間
によって容易に蓄積され得る。もし人がパッドまたはそ
れにパッドが接続されているワイヤのいずれかに触る
と、その電荷はそれから人からチップ上の信号パッドへ
転送されるであろう。
この電荷が信号パッドに転送された後、それはパッド
にチップ上で接続されたトランジスタへの大きな電流と
してパッドから流れ得る。かつこの大きな電流はトラン
ジスタを焼き切り得る。それゆえこの問題を処理するた
めに、先行技術において様々な静電放電保護回路が提案
されてきた。たとえば、米国特許第4,481,421号および
第4,605,980号および第4,686,602号を参照されたい。し
かしながら、これらの特許および他の保護回路は重大な
欠陥を有する。
この発明者が見い出した、その欠陥とは、各信号パッ
ドからそれのトランジスタへのコンダクタンスが何らか
の予め定められたレベルに固定されていることである。
これは問題であるが、なぜならば、もしコンダクタンス
が高ければ、そのとき信号パッド上のいかなる静電荷も
まさにパッドのトランジスタへ通過するであろうし（ま
さに通常の入力信号のように）かつトランジスタを焼き
切るであろうからである。もし電荷をトランジスタから
逸らすために経路と並行にツェナーダイオードが置かれ
ていたとしても、焼き切れが起こり、なぜならばダイオ
ードがいくらかの抵抗を有しており、かつ電荷は高コン
ダクタンス経路に従う傾向があるであろうからである。
逆に、信号パッドおよびそのトランジスタの間に直列
に抵抗器を加えることによってコンダクタンスが下げら
れれば、そのときより少ない静電荷が信号パッドからそ
のトランジスタへ通過するであろう。しかしそのとき、
通常の入力信号もまたトランジスタによりゆっくりと通
過するであろう。この信号の遅延が起こるのは、いくら
かの寄生容量がいつも信号パッドからそのトランジスタ
への経路内に存在するからであり、かつその容量は加え
られた抵抗器とともにローパスフィルタとして働くであ
ろう。かつ、デジタルコンピュータなどの高速電子シス
テムにおいて、信号遅延は最小化されなくてはならな
い。
図面の簡単な説明 この発明の様々な実施例が添付の図面と関連して詳細
な説明において説明され、図において、 第１図は発明の１つの実施例の大きく拡大された断面
図であり、 第２図は通常の動作状態の下での第１図の実施例の動
作を示し、 第３図は正電荷が信号パッド上に置かれる状態の下で
の第１図の実施例の動作を示し、 第４図は信号パッド上に負電荷が置かれる状態での第
１図の実施例の動作を示し、 第５図は通常の動作状態の下での第１図の実施例にお
けるP-チャネルの動作を示し、 第６図は負電荷が信号パッド上に置かれる状態の下で
の第１図の実施例のP-チャネルの動作を示し、 第７図は第１図の実施例におけるチャネルが如何に構
成されるべきかを示すグラフであり、さらに、 第８図はこの発明の別の実施例の大きく拡大された断
面図である。
好ましい実施例の詳細な説明 今第１図を参照すると、この発明に従って構成された
静電放電保護回路10の好ましい実施例が詳細に説明され
るであろう。この保護回路10はいくつかのドープされた
領域11ないし16およびそれらの相互接続17aないし17eか
らなり、それらのすべては半導体基板18の上で集積され
る。回路10は示されるように導体17aと17cによって信号
パッド20とトランジスタ21との間に接続される。平易に
するために、信号パッド20、トランジスタ21、および導
体17aないし17cは図式的に示されるが、実際はそれらも
またいかなる従来の態様においてでも基板18と統合され
ていることに注意されたい。
第１図の実施例において、基板18はP-にドープされ、
領域12と15とはN+にドープされ、領域14と16とはP+にド
ープされ、領域11はそれぞれ導体17aと17bとオーム接触
する２つのP+にドープされた間隔をおいた端部を有し、
かつ領域11の残余の中心部分はP-にドープされ、領域13
は導体17bと17cとオーム接触をする２つのN+にドープさ
れた間隔をあけた端部を有し、かつ領域13の残余の中央
部分はN-にドープされる。第２図の網目模様はSiO2など
の絶縁体を示す。
通常の動作状態において、入力トランジスタ21によっ
て受取られるべき入力電圧Viは外部源によって入力パッ
ド20に与えられる。これは第２図に示される。その入力
電圧はハイレベルVHとローレベルVLを有する。また、電
圧レベルVHよりも大きなバイアス電圧VB1が導体17dを介
してドープされた領域12に与えられ、かつ別のバイアス
電圧、電圧レベルVLより小さなVB2が導体17eを介して基
板18に与えられる。
電圧vi、VB1およびVB2が上に説明されたように与えら
れるとき、領域11と12、13と14、および15と16の間のＰ
−Ｎ接合はすべて逆方向バイアスされる。こうして、電
圧信号vIは構成要素17a、11、17b、13、および17cを介
して直列経路P1に沿って入力パッド20からトランジスタ
21へ移動する。換言すれば、領域11のP-部分はチャネル
上で動作しそこにおいて正孔が入力信号vIを搬送し、か
つ領域13のN-部分は別のチャネル上で動作しそこにおい
て電子が入力信号vIを搬送する。
正電荷30が入力パッド20上に置かれる静電放電が起こ
ると今考える。これは第３図に示される。それが起こる
とき、領域11と12との間のＰ−Ｎ接合は順方向バイアス
になるであろう。また、領域13と14、および領域15と16
との間のＰ−Ｎ接合は第２図の状態の下でよりもより強
く逆方向バイアスされた状態になるであろう。
この強い逆方向バイアスのために、N-にドープされた
領域13の部分は移動性電荷（すなわち電子）が完全に空
乏にされるであろう。その結果、経路P1の抵抗が大変高
くなり、そのためそれは本質的に開いた回路であろう。
どのようにこれが起こるかということにに関するさらな
る詳細は、第５図、第６図および第７図に関連して手短
に説明されるであろう。
また、領域11と12との間の接合の順方向バイアスに起
因して、新しい導電性経路P2が形成され、それは構成要
素17a、11、12および17dを介して直列的に通過するであ
ろう。かつこの経路P2に沿って、入力パッド20上の正電
荷30（にそれらの電荷が発生する入力電圧を足したも
の）がトランジスタ21から逸らされる。
次に、負の静電荷31が入力パッド20上に置かれると考
える。その状態は第４図において示される。それが起こ
るとき、領域11と12との間の接合上の逆方向バイアスは
とても大きくなるので領域11のP-部分は完全に移動性電
荷（すなわち正孔）が空乏となる。こうして、領域11は
経路P1に対して開いた回路になる。
また負電荷31に応答して、領域15と16との間の接合が
順方向バイアスされた状態になる。これは順に、構成要
素17a、15、18および17eを介して直列的に通じる新しい
導電性経路P3を形成する。こうして、負電荷31（および
それらが発生する入力電圧）が経路P1ではなく、経路P3
に沿って通過し、かつそれは入力トランジスタ21を保護
する。
第５図および第６図を今参照すると、領域11が空乏と
なるメカニズムがさらに説明される。それらの図におい
て、各々の丸で囲まれた＋記号は、それから移動性電子
が拡散されたＮ型原子によって発生される非移動性正電
荷を表わす。類似して、各々の丸で囲まれた−記号は、
それの移動性正孔がそれから拡散されたP-型原子によっ
て発生される非移動性負電荷を表わす。
第５図は、これらの非移動性の＋と−に帯電した原子
が通常の動作状態（すなわち第２図の状態）の下で領域
11と12とに如何に分布されるかを示し、かつ第６図は、
負静電荷31が入力パッド20上に置かれるとき（すなわ
ち、第４図の状態）、領域11と12内にこれらの非移動性
の＋と−に帯電された原子が如何に分布されるかを示
す。これらの図は、Ｐ−Ｎ接合を横切る逆方向バイアス
電圧のマグニチュードが増加するにつれて、接合におけ
る空乏領域の幅もまた増加するという原理に基づく。
換言すれば、領域11および12を横切る逆方向バイアス
が増加するにつれて、より多い移動性正孔が電気的にＰ
領域11の外へ引出されかつより多い移動性電子がＮ領域
12から引出される。しかし領域11はP-にドープされてお
り（すなわち少しドープされる）、かつそれゆえ大きな
逆方向バイアス電圧を与えると、領域11は完全に移動性
正孔が空乏となる。これは第６図が示すことであり、か
つそれが起こるとき、領域11の抵抗は領域11を開いた回
路にする少なくとも1000のファクタによって増加する。
領域13と14とは領域11と12とに類似して動作するが、
唯一の違いはそれらが反対の型のドーパント原子を有す
ることである。こうして、領域13と14との動作は単に第
５図および第６図のＰおよびＮを交換しかつそれらの図
の丸で囲まれた＋および−記号を交換することによって
示されてもよい。領域11はそのとき領域13に対応するで
あろうし、かつ領域12は領域14に対応するであろう。
さて第７図を参照すると、チャネル領域11と13とが５
から50ボルトの電圧範囲内で完全に空乏にされるように
如何に製作され得るかをそれは示す。この範囲は、それ
らが＋５および−５ボルトの間で動作するので、いかな
る従来の論理回路にも適する。第７図において、領域11
と13とに対するドーピング密度は水平軸上にcm3あたり
の原子としてプロットされ、かつそれらの領域の厚さは
垂直軸上にマイクロメータでプロットされる。
たとえば、領域11が20ボルトより上で逆方向バイアス
で完全に空乏となることが所望であると考える。領域11
を20ボルトの空乏線より上のいかなる点のパラメータで
（たとえば、点40のパラメータ）製作することによって
これは達成し得る。
次に第８図を見ると、それは第１図のそれに類似のこ
の発明の別の好ましい実施例を示す。第８図において、
特徴は、基板18と同様に、すべての領域11ないし16が第
１図の実施例と反対にドープされていることである。こ
の特徴を注目するために、第８図のドープされた領域は
第１図における対応する領域と同じ参照番号を有する
が、それらはまた添付のダッシュ符号を有する。たとえ
ば、第８図におけるチャネル領域11′は第１図における
チャネル領域11に対応する。
第８図の実施例の動作は第２図、第３図および第４図
に関連して上記に説明されたそれに類似である。通常の
動作状態において、導電性経路がチャネル領域11′およ
び13′の両方を介してトランジスタ21へ入力パッド20か
ら形成される。正電荷の静電放電が入力パッド20上へ起
こるとき、この導電性経路は、チャネル領域11′からの
移動性電荷の完全な空乏のために、開いた回路であり、
かつこの導電性経路は、負電荷の静電放電が信号パッド
上で起こるとき、領域13′からの移動性電荷の完全な空
乏に起因して、開いた回路である。
この発明の様々な好ましい実施例が詳細に今説明され
た。しかしながら、加えて、多くの変更および修正がこ
の発明の性質および精神から逸脱することなくこれらの
実施例に対してなされ得る。したがって、この発明が上
記の詳細に制限されず、しかし添付の請求項によって規
定されることが理解されるべきである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウー，シャオラン アメリカ合衆国、92129 カリフォルニア 州 サン・ディエゴ、ブリュイェール・コ ート、13886 (56)参考文献 特開 昭62−101067（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】Ｐ型にドープされた基板内にトランジスタ
    を含む形式の集積回路チップであって、前記トランジス
    タは前記基板上の信号パッドから入力信号を受けるよう
    に結合され、そこにおいて前記チップはさらに静電放電
    保護回路を含み、それは、 前記基板内にＰにドープされたチャネルおよびＮにドー
    プされたチャネルを含み、前記チャネルの各々は、Ｐに
    ドープされたチャネルがＮにドープされたチャネルより
    前記信号パッドに近くなるように、前記信号パッドと前
    記トランジスタとの間に直列に相互接続される入力およ
    び間隔をあけられた出力を有し、 前記Ｐにドープされたチャネルに隣接して、前記入力信
    号パッド上の負の静電放電に応答してその入力および出
    力端子間のＰにドープされたチャネルから正孔を空乏に
    するためのＮにドープされた領域と、 前記Ｎにドープされたチャネルに隣接して、前記入力信
    号パッド上の正の静電放電に応答してその入力および出
    力端子間のＮにドープされたチャネルから電子を空乏に
    するためのＰにドープされた領域と、 前記Ｎにドープされた領域に結合される第１の固定バイ
    アス電圧バスおよび前記基板に結合される第２の固定バ
    イアス電圧バスと、 前記基板と反対にドープされ、前記Ｐチャネルと前記信
    号パッドとの間に前記基板へ前記信号パッドを結合する
    別のドープされた領域とを含む、集積回路チップ。
  2. 【請求項２】前記チャネルは、前記チャネルに隣接する
    前記領域より少なくとも５倍軽くドープされる、請求項
    １に記載の集積回路チップ。
  3. 【請求項３】前記チャネルは1cm3当り1015−1018個の原
    子でドープされる、請求項２に記載の集積回路チップ。
  4. 【請求項４】前記チャネルは0.1μｍ−10.0μｍの深さ
    である、請求項３に記載の集積回路チップ。
  5. 【請求項５】Ｎ型にドープされた基板内にトランジスタ
    を含む形式の集積回路チップであって、前記トランジス
    タは前記基板上の信号パッドから入力信号を受けるよう
    に結合され、そこにおいて前記チップはさらに静電放電
    保護回路を含み、それは、 前記基板内にＰにドープされたチャネルおよびＮにドー
    プされたチャネルを含み、前記チャネルの各々は前記Ｎ
    にドープされたチャネルがＰにドープされたチャネルよ
    り前記信号パッドに近くなるように、前記信号パッドと
    前記トランジスタとの間に直列に相互接続される入力お
    よび間隔をあけられた出力を有し、 前記Ｐにドープされたチャネルに隣接して、前記入力信
    号パッド上の負の静電放電に応答してその入力および出
    力端子間のＰにドープされたチャネルから正孔を空乏に
    するためのＮにドープされた領域と、 前記Ｎにドープされたチャネルに隣接して、前記入力信
    号パッド上の正の静電放電に応答してその入力および出
    力端子間のＮにドープされたチャネルから電子を空乏に
    するためのＰにドープされた領域と、 前記基板に結合される第１の固定バイアス電圧バスおよ
    び前記Ｐにドープされた領域に結合される第２の固定バ
    イアス電圧バスと、 前記基板と反対にドープされ、前記Ｎチャネルと前記信
    号パッドとの間に前記基板へ前記信号パッドを結合する
    別のドープされた領域とを含む、集積回路チップ。
  6. 【請求項６】前記チャネルは、前記チャネルに隣接する
    前記領域より少なくとも５倍軽くドープされる、請求項
    ５に記載の集積回路チップ。
  7. 【請求項７】前記チャネルは1cm3当り1015−1018個の原
    子でドープされる、請求項６に記載の集積回路チップ。
  8. 【請求項８】前記チャネルは0.1μｍ−10.0μｍの深さ
    である、請求項７に記載の集積回路チップ。
JP1505774A 1988-01-19 1989-01-09 チャネル空乏を用いるｅｓｄ保護回路 Expired - Fee Related JPH088335B2 (ja)

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Application Number Priority Date Filing Date Title
US145,138 1988-01-19
US07/145,138 US4835653A (en) 1988-01-19 1988-01-19 ESD protection circuit employing channel depletion
PCT/US1989/000076 WO1989007332A2 (en) 1988-01-19 1989-01-09 Esd protection circuit employing channel depletion

Publications (2)

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JPH07500698A JPH07500698A (ja) 1995-01-19
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EP (1) EP0356511B1 (ja)
JP (1) JPH088335B2 (ja)
KR (1) KR0142340B1 (ja)
DE (1) DE68916721T2 (ja)
WO (1) WO1989007332A2 (ja)

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