JPH0846178A - 自己消弧型逆導通サイリスタ - Google Patents

Abstract

(57)【要約】 【目的】 逆導通サイリスタの分離帯において、サイリ
スタ終端部における電界集中を回避し、サイリスタのカ
ソードと分離帯表面を平坦化することにより微細パター
ンが可能な自己消弧型逆導通サイリスタを提供すること
を目的とする。 【構成】 一方導電型の半導体基板上に、サイリスタ部
とダイオード部の相互間に分離帯を介在して一体に形成
した自己消弧型逆導通サイリスタにおいて、他方導電型
により形成するサイリスタ部のゲート領域及びダイオー
ドのアノード領域間に、主として一方導電型より成る分
離帯を設け、該分離帯内に他方導電型より成る分離領域
を多数点在させたことを特徴とする自己消弧型逆導通サ
イリスタ及び上記分離領域をエピタキシャル成長法或い
は拡散法で形成した一方導電型層で埋込み構成した自己
消弧型逆導通サイリスタの構成を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】一方導通でありながら逆方向にも
導通する半導体素子において、サイリスタ部とダイオー
ド部とを電気的に絶縁分離する領域を有する自己消弧型
逆導通サイリスタに関する。

【０００２】

【従来の技術】同一半導体ウェハに、ゲートターンオフ
サイリスタ（以降ＧＴＯサイリスタと記す）または静電
誘導サイリスタ（以降ＳＩサイリスタと記す）とフリー
ホイルダイオードとを一体化した逆導通サイリスタにお
いては、サイリスタ部とダイオード部とを電気的に分離
する技術が重要となる。

【０００３】図１０は従来の逆導電ＧＴＯサイリスタの
模式的断面構造を示す。図１０において、２´はｎ型ベ
ース層、３はｐ型アノード領域、４はｐ型ゲート領域、
７はｎ型カソード領域、８はダイオードｎ型領域、９´
はｐ型分離領域、１１はダイオードｐ型領域、１２はア
ノード電極、１３はカソード電極、１４はゲート電極、
１５はダイオードアノード電極である。

【０００４】逆導通ＧＴＯサイリスタにおいては、ＧＴ
Ｏサイリスタ部のｐ型ゲート領域４とダイオード部のダ
イオードｐ型領域１１を同一領域として同時形成するた
め、これらを分離する分離帯層を設ける。即ち、同時形
成されたｐ型領域をエッチングで掘ることによって相対
的に薄いｐ型分離領域９´を形成する。このｐ型分離領
域９´の濃度を制御し、相対的に濃度の低い領域を用い
て抵抗を上げることによってＧＴＯサイリスタ部とダイ
オード部とを電気的に分離することができる。このよう
にエッチング溝を形成することは溝の深さＷの変動によ
って、分離帯の抵抗値とＧＴＯサイリスタの順方向阻止
電圧が激しく変化するため正確な深さの制御が必要とな
る。溝の深さＷによって、ｐ型分離領域９´の抵抗Ｒと
サイリスタのゲートアノード間の耐圧を制御することが
できる。

【０００５】図１１はエッチング溝の深さＷとｐ型分離
領域９´の抵抗Ｒ、サイリスタのゲートアノード間の耐
圧Ｖ_CBO （Ａ−Ｇ間）の関係を示した図である。Ｗの深
さによって、抵抗Ｒと耐圧は逆の傾向で変化することが
わかる。

【０００６】ＧＴＯサイリスタ部またはＳＩサイリスタ
部とダイオード部を分離する場合にエッチングによる堀
り込みを行なうと表面にエッチング溝が形成されるため
表面は平坦にはならない。また、堀り込みを行なうこと
により、後工程への悪影響が生じる。例えば、パターン
合わせの精度が悪くなる。また、堀り込まれたところに
レジストが跳ね返ってパターンの中に点々とレジストが
飛び散って残留することが生じ、パターニング工程で発
生する不良の原因となる。

【０００７】分離帯をｐ型領域の堀り込みエッチングに
よって形成する場合、残ったｐ型領域の濃度が比較的低
濃度であることから高電界には耐えられないことが生ず
る。この場合、ＧＴＯのｐ型ゲート領域とダイオードの
ｐ型アノード領域が電気的にパンチスルーし、分離帯内
にキャリアが完全になくなる前にサイリスタ部がオフに
成る期間に高いｄｖ／ｄｔがサイリスタのゲート部と分
離帯にかかり劣化しやすくなる。従って、このような高
い電界、高いｄｖ／ｄｔにも耐えられる分離帯構造が必
要となる。本件出願人は特願平５−３４４１２５号にお
いて電界緩和分離構造を有する逆導通サイリスタについ
て開示している。逆導通サイリスタの高周波化のために
は分離帯構造を積極的に平坦化形成し、微細化すること
が望ましい。上記先行技術においては、ウエハ表面にｐ
型分離領域が露出する構造となっているため、分離帯の
表面状態によって分離帯の抵抗Ｒが大きく変化する。従
って、ｐ型分離領域をウエハの結晶中に埋め込み形成
し、安定的な分離帯の抵抗Ｒを得ることが望ましい。更
に別の先行技術として米国特許第４，７４２，３８２号
明細書（特開昭６１−２１９１７２号公報）においても
逆導電ＧＴＯサイリスタにおける分離構造が開示されて
いる。しかし、分離帯領域の抵抗は表面状態の影響を受
けやすい構成を有する点は同様である。

【０００８】表面ゲートＳＩサイリスタ、埋め込みゲー
トＳＩサイリスタ、切り込みゲートＳＩサイリスタでは
高周波動作時に高い電界、高いｄｖ／ｄｔに耐えられる
構造の分離帯が望ましい。また高周波動作のために微細
化したカソードパターンにも応用が可能な分離帯構造が
望ましい。従来のようなエッチングにより分離帯を堀り
込んだ構造では表面に大きな段差があるので微細パター
ンは不可能となる。従って、サイリスタ部のカソード層
の表面とダイオードのアノード層の表面と分離帯層の表
面を平坦化する逆導通サイリスタが必要である。

【０００９】逆導通サイリスタの提供にあたって、同一
のウェハにサイリスタ部とダイオード部を逆並列に配置
するために、サイリスタ部とダイオード部を電気的に分
離する分離帯構造が必要となる。従来はサイリスタ部の
ｐ型ゲート領域とダイオード部のｐ型アノード領域を同
一ｐ型領域でつなぎ、表面から化学的にエッチングを行
ない、溝の構造を採用することによって、低濃度層とな
るｐ型領域を用いることによって分離帯の抵抗を得てい
た。

【００１０】

【発明が解決しようとする課題】本発明は、逆導通サイ
リスタの分離帯において、サイリスタ終端部における電
界集中を回避し、サイリスタのカソードと分離帯表面を
平坦化することにより微細パターンが可能な自己消弧型
逆導通サイリスタを提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は分離帯を従来の
ように化学エッチングを用いて溝を形成することなく、
ｎ型ウェハ（ｎ型高抵抗層）上にｐ型分離領域を多数配
置し、かつ、これらのｐ型分離領域上にｎ型領域として
のエピタキシャル層を形成するか、または燐などを表面
から拡散してｎ型領域を形成することによってｐ型分離
領域を埋込み、ｐ型分離領域とｎ型ウェハ間に発生する
静電誘導効果を用いて絶縁分離を行なうことを特徴と
し、平坦な分離帯構造が実現できることから微細パター
ンが可能となる。

【００１２】サイリスタとダイオードの両方に各々の耐
圧が必要であるので、ダイオードが導通状態から電流が
減って、サイリスタに順阻止の電圧がかかった時にサイ
リスタに高い電界がかかってしまう。この高い電界を、
ダイオードとの間の分離帯の中までのばして、高電界を
分散させるためには、多数のｐ型分離領域を通して空乏
層を拡がらせることが最もよい。

【００１３】図１２は上記先行技術（特願平５−３４４
１２５号）と本発明との構成上の差と分離帯における抵
抗分布の様子を模式的に示した図である。先行技術にお
いては表面状態によって抵抗Ｒが変化しやすい構造であ
るが、本発明ではｐ型分離領域が結晶中に多数埋め込ま
れており、互いに静電誘導効果の容量結合によって安定
的な抵抗Ｒが発生している。

【００１４】同一シリコンにサイリスタ部とダイオード
部がその間に分離帯を介在させて一体化された逆導通サ
イリスタにおいて、 ＳＩサイリスタ部のｐ型ゲート領域とダイオード部
のダイオードｐ型領域との間に設けられた分離帯を一つ
のｐ型分離領域でつながずにｎ型のウェハ上にｐ型分離
領域を多数配置し、このｐ型分離領域をｎ型領域として
のエピタキシャル層で埋込むことを特徴とする。 ＧＴＯサイリスタ部のｐ型ゲート領域とダイオード
部のダイオードｐ型領域とをつながずにｎ型ウェハ上に
ｐ型分離領域を多数配置し、表面から燐等を拡散して、
ｎ型領域を形成してこのｐ型分離領域を埋込むことを特
徴とする。 とで形成する多数のｐ型分離領域はｎ型のウェ
ハに対するｐｎ接合の拡散電位によって充分に隣接する
ｐ型分離領域と空乏層でつながる間隔で設けることを特
徴とする。

【００１５】従って、本発明の構成は以下に示す通りで
ある。即ち、一方導電型の半導体基板上に、サイリスタ
部とダイオード部の相互間に分離帯を介在して一体に形
成した自己消弧型逆導通サイリスタにおいて、他方導電
型により形成するサイリスタ部のゲート領域とダイオー
ドのアノード領域との間に、一方導電型より成る分離帯
を設け、該分離帯内に他方導電型より成る分離領域を多
数点在させたことを特徴とする自己消弧型逆導通サイリ
スタとしての構成を有する。

【００１６】或いはまた、前記分離帯中に点在させた他
方導電型よりなる分離領域は一方導電型の層で被覆され
埋め込まれたことを特徴とする自己消弧型逆導通サイリ
スタとしての構成を有する。

【００１７】或いはまた、前記一方導電型の層はエピタ
キシャル成長層であることを特徴とする自己消弧型逆導
通サイリスタとしての構成を有する。

【００１８】或いはまた、前記一方導電型の層は拡散層
であることを特徴とする自己消弧型逆導通サイリスタと
しての構成を有する。

【００１９】

【作用】逆導通サイリスタにカソード電極に対してゲー
ト電極に負となる逆方向電圧が印加された場合に、サイ
リスタはオフ状態となる。この時、サイリスタのカソー
ド電極からアノード電極に向かう外部回路から流れ込む
電流をダイオードのアノード電極（サイリスタのカソー
ド電極）からカソード電極（サイリスタのアノード電
極）に流す。このように印加された状態ではサイリスタ
部のゲート領域とダイオード部のアノード領域（サイリ
スタのカソード領域）との間は高い抵抗が発生する。上
記のように印加された場合は、サイリスタ部のゲート領
域とカソード領域はｐｎ接合となるので、アバランシェ
電圧が発生するまでに抵抗値は無限大に近い値となる。
従って、サイリスタ部のゲート領域とダイオード部のア
ノード領域間の抵抗を高くする必要がある。

【００２０】また、逆導通サイリスタにおいて、サイリ
スタ部は順阻止電圧が印加された時にダイオード部にま
で空乏層が広がらないように動作する。同時に、サイリ
スタ部の終端部に電界が集中しないように動作する。ｎ
型ウェハ上にｐ型の分離帯領域を設けることによってｐ
ｎ接合が形成されてそのｐｎ接合間に発生する接合容量
を周期的に設けることによって静電誘導効果を導くこと
が可能となる。従って、サイリスタ部の終端に電界集中
が起きない。

【００２１】

【実施例】図１は本発明の第１の実施例としての自己消
弧型逆導通サイリスタの断面構造図、図２は図１の分離
帯領域の拡大図、図３乃至図６は製造工程図を示す。

【００２２】上記実施例では自己消弧型逆導通サイリス
タとして埋込みゲート構造の逆導通ＳＩサイリスタを例
として示している。図１の逆導通埋込みゲート型ＳＩサ
イリスタは埋込みゲート構造のＳＩサイリスタ部と、ｎ
型領域５内に埋込まれたｐ型分離領域９を有する分離帯
と、ダイオード部から構成されている。ＳＩサイリスタ
部はｎ型高抵抗層２、ｐ型アノード領域３、ｐ型ゲート
領域４、ｎ型領域５、ｎ型カソード領域７、絶縁膜１
０、アノード電極１２、カソード電極１３、ゲート電極
１４を含む。ダイオード部はｎ型高抵抗層２、ダイオー
ドｐ型領域１１、ダイオードｎ型領域８、ダイオードア
ノード電極１５を含み、ダイオードｎ型領域８にはアノ
ード電極１２が共通に接続され、ダイオードアノード電
極１５はカソード電極１３に共通に接続される。分離帯
はｎ型高抵抗層２、ｐ型分離領域９、ｎ型領域５，６、
ダイオードｎ型領域８、絶縁膜１０、アノード電極１２
を含む。

【００２３】図２は本発明の第１の実施例としての自己
消弧型逆導通サイリスタの分離帯の拡大図を示す。ｐ型
分離領域９はｎ型高抵抗層２及びｎ型領域５中に埋込ま
れて形成されている。１６はｐ型分離領域９に逆方向電
圧が印加された時の空乏層を示し、その広がる様子を示
している。

【００２４】以下に実施例１の製造方法を説明する。図
３は本発明の第１の実施例の製造方法において、ｐ型分
離領域９、ダイオードｐ型領域１１及びｐ型ゲート領域
４の形成工程図を示す。図３に示すようにｎ型高抵抗層
２のウェハーの片面にｐ型分離領域９、ダイオードｐ型
領域１１及びｐ型ゲート領域４を拡散法で同時に形成す
る。形成条件は、ｎ型シリコンに対してｐ型となるボロ
ン（Ｂ）のデポジションを行う。

【００２５】次にダイオード部のダイオードｎ型領域８
をリン（Ｐ）で１０２５℃，５０分間デポジションを行
い、次に上記ｐ型分離領域９等と同じ条件でｐ型アノー
ド領域３を順次選択拡散法で形成する（図４）。

【００２６】次にエピタキシャル成長法でｎ型領域５を
図５にＥで示される部分に形成する。条件はｎ型の抵抗
率２．０Ωｃｍ，厚さは１２μｍとなるように形成す
る。この際、サイリスタ部のｐ型ゲート領域４と分離帯
のｐ型分離領域９とダイオード部のダイオードｐ型領域
１１が埋込まれる。

【００２７】次に図６で示すようにｎ型カソード領域
７，ｎ型領域６及びｐ型領域１１を拡散法で形成し、ゲ
ート電極１４によるコンタクトを取るために図６のＣで
示される部分をエッチングする。

【００２８】次に既に図１で示したように分離帯のカソ
ード側表面に酸化膜等からなる絶縁膜１０を形成し、次
いでアルミニウム蒸着法でアノード電極１２、ゲート電
極１４、カソード電極１３及びダイオードアノード電極
１５を形成する。

【００２９】上記の方法により図１のような構造の逆導
通埋込みゲート型ＳＩサイリスタが製作される。分離帯
領域を拡大した図２に示すようにゲート電極１４に負の
電圧を印加した場合、ｐ型分離領域９の周囲に空乏層１
６が形成される。ｐ型分離領域９間には静電誘導効果に
よって発生したポテンシャル構造が形成される。これに
よって電界の集中を抑えることができる。

【００３０】図７は図１に示した本発明の第１の実施例
としての自己消弧型逆導通サイリスタの表面電極構造及
び分離帯域におけるｐ型分離領域９の形状を説明するた
めの斜視断面図である。ｐ型分離領域９はウエハ中央部
に形成されるサイリスタ部の周辺にリング状に埋め込ま
れて形成されている。一方、サイリスタ部はウエハ中央
部において所定の幅を有するカソードセグメントが多数
配置されている。分離帯域におけるｐ型分離領域９の埋
込み層のピッチ（△２）は４０μｍ，ｐ型分離領域９と
ｐ型分離領域９の間隔（分離帯におけるチャネル幅Ｖ
２）は、１０μｍ以下としている。ＳＩサイリスタ部の
ｐ型ゲート領域４のピッチ△１＝２２μｍ，チャネル寸
法Ｖ１＝０．５〜１．０μｍであることを考慮すると、
ｐ型分離領域９のピッチ△２及びチャネル寸法Ｖ２はと
もにサイリスタ部に比べ寸法余裕を持って設計されてい
る。各部の領域は図１と基本的に同じであるが、図７で
はウエハ周辺部のベベル形状も示されている。またアノ
ード側のダイオードｎ型領域８は、分離帯領域ではｎ型
領域，ダイオード部ではｎ⁺ 領域として形成した例を示
す。ｐ型アノード領域３もｐ⁺ 領域として形成されてい
る例を示す。もちろん図１と同様に形成することもでき
る。尚、図７では図１の絶縁膜１０は省略している。

【００３１】図８は本発明の第２の実施例としての自己
消弧型逆導通サイリスタの模式的断面構造図を示す。即
ち、自己消弧型逆導通ＧＴＯサイリスタの例を示す。図
８に示す自己消弧型逆導通ＧＴＯサイリスタはＧＴＯサ
イリスタ部、分離帯、ダイオード部からなる。ＧＴＯサ
イリスタ部は、ｎ型高抵抗層２、ｐ型アノード領域３、
ｐ型ゲート領域４、ｎ型カソード領域７、絶縁膜１０、
アノード電極１２、カソード電極１３、ゲート電極１４
を含む。ダイオード部はｎ型高抵抗層２、ダイオードｐ
型領域１１、ダイオードｎ型領域８、ダイオードアノー
ド電極１５を含み、ダイオードｎ型領域８にはアノード
電極１２が共通に接続され、ダイオードアノード電極１
５はカソード電極１３に共通に接続されている。分離帯
はｎ型高抵抗層２、ｐ型分離領域９、ｎ型領域６、ダイ
オードｎ型領域８、絶縁膜１０、アノード電極１２を含
む。

【００３２】第２の実施例では、ＧＴＯサイリスタのｐ
型ゲート領域４と同時に分離帯のｐ型分離領域９を形成
する。また、ＧＴＯサイリスタのｎ型カソード領域７を
拡散法で形成すると同時に分離帯のｐ型分離領域９をｎ
型領域６で埋め込む。

【００３３】図９は図８に示した本発明の第２の実施例
としての自己消弧型逆導通サイリスタの表面電極構造及
び分離帯領域におけるｐ型分離領域９の形状を説明する
ための斜視断面図である。図７に示した表面形状と同様
に、ｐ型分離領域９はサイリスタの周辺部においてリン
グ形状に埋め込み形成されている。

【００３４】尚、本発明の第１の実施例としての図１，
図２，図６，図７及び本発明の第２の実施例としての図
８，図９におけるｎ型領域６の不純物密度は必ずしもｎ
型カソード領域７と同程度に高不純物密度である必要は
ない。ｎ型領域５或いは高抵抗層２と同程度の不純物密
度であってもよい。従って、本発明の実施例の変形とし
ては、ｎ型領域６を積極的に設けない構成も可能であ
る。この場合、図１の実施例ではｎ型領域６の代わりに
ｎ型領域５のままとした構成が可能である。或いはま
た、図８の実施例ではｎ型領域６を積極的に設けないこ
とから、ｐ型分離領域９はｎ型高抵抗層２中に埋込み形
成された構造となる。

【００３５】上述のＳＩサイリスタ部のｐ型ゲート領域
４のピッチ△１及びチャネル寸法Ｖ１及びｐ型分離領域
９のピッチ△２及びチャネル寸法Ｖ２については一例を
示したにすぎない。ＳＩサイリスタ部のノーマリオフ或
いはノーマリオンの性能によってピッチ△１，チャネル
寸法Ｖ１は変化する。ｐ型分離領域９のピッチ△２及び
チャネル寸法Ｖ２についても上記の例に限ることなく、
ピッチ△２≒△１，Ｖ２≒Ｖ１としてＳＩサイリスタ部
と同程度に設定してもよい。

【００３６】

【発明の効果】本発明の構造を用いることにより、ｎ型
ウェハ内に形成されたｐｎ接合による分離帯構造を用い
て、静電誘導効果によってサイリスタ部に電界が集中し
ないようにすることが可能であり、分離帯距離が２５０
０μｍの場合、分離抵抗が７６０Ωが得られる。サイリ
スタのゲート領域とダイオードのアノード領域の間に多
数のｐｎ接合を設けることにより、電界の集中を抑える
ことができる。また従来のように溝の構造に比べて平坦
となるのでパターンの微細化が可能となり素子特性の歩
留まりを高くすることができる。更に、発生したキャリ
アがサイリスタ部からダイオード部に、或いはダイオー
ド部からサイリスタ部に干渉しないので高周波動作時に
も分離帯での劣化が少なくなり、また、サイリスタに高
い電界がかかってもサイリスタ単体が持つ順方向阻止耐
圧とほぼ同じ耐圧が得られるため高い電界、高いｄｖ／
ｄｔにも耐えることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例としての自己消弧型逆導
通サイリスタの模式的断面構成図

【図２】本発明の第１の実施例の分離帯の拡大図

【図３】本発明の第１の実施例の製造方法において、ｐ
型分離領域９、ダイオードｐ型領域１１及びｐ型ゲート
領域４の形成工程図

【図４】ダイオードｎ型領域８及びｐ型アノード領域３
の形成工程図

【図５】エピタキシャル成長法によるｎ型領域５の形成
工程図

【図６】ｐ型領域１１、ｎ型カソード領域７及びｎ型領
域６の形成後、サイリスタ部のゲート電極のコンタクト
を取るための掘り出し工程図

【図７】図１に示した本発明の第１の実施例としての自
己消弧型逆導通サイリスタの表面電極構造及び分離領域
におけるｐ型分離領域９の形状を説明するための斜視断
面図

【図８】本発明の第２の実施例としての自己消弧型逆導
通サイリスタの模式的断面構造図

【図９】図８に示した本発明の第２の実施例としての自
己消弧型逆導通サイリスタの表面電極構造及び分離領域
におけるｐ型分離領域９の形状を説明するための斜視断
面図

【図１０】従来の逆導通ＧＴＯサイリスタの模式的断面
構造図

【図１１】エッチング溝の深さＷとｐ型分離領域９´の
抵抗Ｒ、サイリスタのゲートアノード間の耐圧Ｖ
_CBO （Ａ−Ｇ間）の関係を模式的に示した図

【図１２】先行技術と本発明の構造上の差と分離帯にお
ける抵抗分布の様子を説明する模式図

【符号の説明】

２ ｎ型高抵抗層 ２´ ｎ型ベース層 ３ ｐ型アノード領域 ４ ｐ型ゲート領域 ５，６ ｎ型領域 ７ ｎ型カソード領域 ８ ダイオードｎ型領域 ９，９´ ｐ型分離領域 １０ 絶縁膜 １１ ダイオードｐ型領域 １２ アノード電極 １３ カソード電極 １４ ゲート電極 １５ ダイオードアノード電極 １６ 空乏層

Claims (4)

【特許請求の範囲】
1. 【請求項１】 一方導電型の半導体基板上に、サイリス
   タ部とダイオード部の相互間に分離帯を介在して一体に
   形成した自己消弧型逆導通サイリスタにおいて、他方導
   電型により形成するサイリスタ部のゲート領域とダイオ
   ードのアノード領域との間に、一方導電型より成る分離
   帯を設け、該分離帯内に他方導電型より成る分離領域を
   多数点在させたことを特徴とする自己消弧型逆導通サイ
   リスタ。
2. 【請求項２】 前記分離帯中に点在させた他方導電型よ
   りなる分離領域は一方導電型の層で被覆され埋め込まれ
   たことを特徴とする請求項１記載の自己消弧型逆導通サ
   イリスタ。
3. 【請求項３】 前記一方導電型の層はエピタキシャル成
   長層であることを特徴とする請求項２記載の自己消弧型
   逆導通サイリスタ。
4. 【請求項４】 前記一方導電型の層は拡散層であること
   を特徴とする請求項２記載の自己消弧型逆導通サイリス
   タ。