JP2021019156A - 炭化珪素半導体装置 - Google Patents

Abstract

【課題】逆回復耐量を向上させることができる炭化珪素半導体装置を提供すること。【解決手段】ｐｉｎダイオードは、ｎ-型ドリフト領域（ｉ層）３となるｎ-型エピタキシャル層３３上に順にエピタキシャル成長させたｐ型エピタキシャル層３４およびｐ++型エピタキシャル層３５をエッチングにより選択的に残してそれぞれｐ型アノード領域４およびｐ++型アノードコンタクト領域５とした構造を備える。ｐ++型アノードコンタクト領域５は、活性端部４１にのみ設けられ、活性端部４１においてアノード電極１２に接触している。ｐ型エピタキシャル層３４は、活性端部から、活性領域４１とエッジ終端領域４２との間の遷移領域４３に延在し、遷移領域４３においてアノード電極１２に接触している。エッジ終端領域４２には、ｐ型エピタキシャル層３４に接してＪＴＥ構造が設けられている。【選択図】図２

Description

この発明は、炭化珪素半導体装置に関する。

炭化珪素（ＳｉＣ）を用いたｐｉｎ（ｐ−ｉｎｔｒｉｎｓｉｃ−ｎ）ダイオードのオン時にｐ型アノード領域からｎ^-型ドリフト領域への正孔（ホール）注入を安定させるには、ｐ型アノード領域が、不純物のイオン注入で形成された拡散領域ではなく、エピタキシャル層のみで形成されていることが望ましい。その理由は、ｐ型アノード領域を形成するためのイオン注入でｐ型アノード領域内に生じた結晶欠陥がその後の熱処理において回復しきれずに残ることで、ｐ型アノード領域が低キャリアライフタイム領域となり、ｐ型アノード領域からｎ^-型ドリフト領域への正孔注入が妨げられるからである。

ｐ型アノード領域がエピタキシャル層のみで形成された構造（以下、アノードエピ構造とする）を備えた従来のｐｉｎダイオードについて説明する。図１０は、従来の炭化珪素半導体装置の構造を示す断面図である。図１０に示す従来のｐｉｎダイオード１１０は、ｎ^-型ドリフト領域１０３であるｎ^-型エピタキシャル層１３３上に積層された、台形（メサ）状の断面形状のｐ型エピタキシャル層１３４で構成されたｐ型アノード領域１０４を有する。ｐ⁺⁺型アノードコンタクト領域１０５は、ｐ型エピタキシャル層１３４上にエピタキシャル成長されたｐ⁺⁺型エピタキシャル層１３５で構成される。

ｎ^-型エピタキシャル層１３３は、ｎ⁺型カソード領域１０１となるｎ⁺型出発基板１３１上に、ｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）領域１０２となるｎ型エピタキシャル層１３２を介して積層され、ｎ⁺型出発基板１３１およびｎ型エピタキシャル層１３２とともにエピタキシャル基板１３０を構成する。符号１１１〜１１３は、それぞれ層間絶縁膜、アノード電極およびカソード電極である。符号１２１，１２２は、ダブルゾーン接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域である。

従来のｐｉｎダイオードとして、ｎ^-型エピタキシャル層とｐ^-型エピタキシャル層とを交互に繰り返し配置した超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造のｉ層を有し、これらｎ^-型エピタキシャル層およびｐ^-型エピタキシャル層の表面全体に設けられたｐ型エピタキシャル層をｐ層とする装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｐ型エピタキシャル層の内部に選択的に設けられたｐ⁺型高濃度拡散領域を介して当該ｐ型エピタキシャル層にアノード電極を電気的に接続することで、逆回復時に正孔を引き抜きやすくしている。

また、従来の別のｐｉｎダイオードとして、ｐ^-型アノード領域、ｐ⁺型アノード領域およびフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）に電気的に接続されるアノード電極を備えた装置が提案されている（例えば、下記特許文献２参照。）下記特許文献２では、ｐ^-型アノード領域内に当該ｐ^-型アノード領域よりも高純物濃度の複数のｐ⁺型アノード領域が選択的に設けられており、これらｐ⁺型アノード領域の間隔を広くすることで、素子全体としてｎ^-型ドリフト領域への正孔注入を抑制して逆回復特性を向上させている。

また、従来の別のｐｉｎダイオードとして、ｉ層であるｎ^-型エピタキシャル層と、ｎ^-型エピタキシャル層の表面領域にイオン注入によりそれぞれ選択的に形成されたｐ型領域およびｐ⁺型領域と、を有し、ｐ型領域の表面濃度を１×１０¹⁵／ｃｍ³〜１×１０¹⁷／ｃｍ³の範囲とし、ｐ⁺型領域の表面濃度を１×１０¹⁸／ｃｍ³〜１×１０²¹／ｃｍ³の範囲とした装置が提案されている（例えば、下記特許文献３参照。）下記特許文献３では、ｐ型領域の表面濃度を上記範囲とすることで逆回復耐量を大きくし、ｐ⁺型領域の表面濃度を上記範囲とすることでサージ電流耐量を大きくしている。

国際公開第２０１７／１６９４４７号 特開２０１６−１６２７７６号公報 特開平９−１８１３３４号公報

しかしながら、ｐｉｎダイオード１１０がエピタキシャル層１３２〜１３５のみで作製（製造）されている場合（図１０）、エピタキシャル層１３２〜１３５内に結晶欠陥がほぼ存在しないことで、オン動作時にｐ⁺⁺型アノードコンタクト領域１０５およびｐ型アノード領域１０４からｎ^-型ドリフト領域１０３へ正孔が注入されやすく、正孔注入量の制御が困難となる。このため、従来のアノードエピ構造のｐｉｎダイオード１１０は、逆回復耐量が低く、逆回復耐量設計に課題がある。

従来のアノードエピ構造のｐｉｎダイオード１１０の逆回復耐量が低い理由は、従来のアノードエピ構造のｐｉｎダイオード１１０のオフ動作時（逆回復動作時）に流れる正孔電流変動に起因する。図１０に示す従来のアノードエピ構造のｐｉｎダイオード１１０のオン動作時およびオフ動作時の状態をそれぞれ図１１，１２に示す。図１１は、従来の炭化珪素半導体装置のオン動作時の状態を示す断面図である。図１２は、従来の炭化珪素半導体装置のオフ動作時の状態を示す断面図である。

図１１に示すように、従来のアノードエピ構造のｐｉｎダイオード１１０では、アノード電極１１２に正電圧が印加され、カソード電極１１３に負電圧が印加される順方向バイアス時、アノード電極１１２からｐ⁺⁺型アノードコンタクト領域１０５およびｐ型アノード領域１０４を経て活性領域１４１におけるｎ^-型ドリフト領域１０３へ至る第１経路１５１でｎ^-型ドリフト領域１０３に正孔１５０が注入される。この順方向バイアス時、ｐ型アノード領域１０４の端部からＪＴＥ領域１２１を経てｎ^-型ドリフト領域１０３へ至る第３経路１５２で、エッジ終端領域１４２におけるｎ^-型ドリフト領域１０３の、ＪＴＥ領域１２１の直下にも正孔１５０が注入され蓄積される。

一方、図１２に示すように、アノード電極１１２に負電圧が印加され、カソード電極１１３に正電圧が印加される逆方向バイアス時、ｎ^-型ドリフト領域１０３からｐ型アノード領域１０４およびｐ⁺⁺型アノードコンタクト領域１０５を経てアノード電極１１２へ正孔１５０が排出１５３される。この正孔１５０の排出１５３時、ｎ^-型ドリフト領域１０３の、ＪＴＥ領域１２１の直下の部分に蓄積されている正孔１５０は、ｐ型アノード領域１０４とＪＴＥ領域１２１との境界に移動１５４して集中する。このため、従来のｐｉｎダイオード１１０は、オフ動作時に流れる正孔電流変動（ｄｉ／ｄｔ）に対する耐量（逆回復耐量）が低く、ｐ型アノード領域１０４の端部で破壊１５５する虞がある。

この発明は、上述した従来技術による問題点を解消するため、逆回復耐量を向上させることができる炭化珪素半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１主面および第２主面を有する第１導電型半導体層が設けられている。活性領域において、前記第１導電型半導体層の第１主面に、第２導電型の第１エピタキシャル層が設けられている。前記第１エピタキシャル層の、前記第１導電型半導体層側に対して反対側の表面に、前記第１エピタキシャル層よりも不純物濃度の高い第２導電型の第２エピタキシャル層が設けられている。第１電極は、前記第１エピタキシャル層および前記第２エピタキシャル層に接触する。

第２電極は、前記第１導電型半導体層の第２主面に設けられている。前記活性領域の周囲を囲む終端領域において、前記第１導電型半導体層の内部に、前記第１エピタキシャル層に接して、耐圧構造を構成する第２導電型半導体領域が選択的に設けられている。前記第１エピタキシャル層は、前記活性領域から、前記活性領域と前記終端領域との間の遷移領域まで延在し、前記遷移領域において前記第１電極に接触する。前記第２エピタキシャル層は、前記活性領域で終端し、前記活性領域において前記第１電極に接触する。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２エピタキシャル層は、前記活性領域の全体に設けられ、前記遷移領域に設けられていないことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記遷移領域において、前記第１エピタキシャル層の、前記第１導電型半導体層側に対して反対側の表面に、前記第１エピタキシャル層よりも不純物濃度の高い第２導電型の第３エピタキシャル層が選択的に設けられていることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域の表面積に対する前記第２エピタキシャル層の表面積の比率は、前記遷移領域の表面積に対する前記第３エピタキシャル層の表面積の比率よりも大きいことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３エピタキシャル層は、前記活性領域の周囲を囲む環状に複数設けられていることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３エピタキシャル層は、前記活性領域から離れた位置ほど幅が狭いことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分は、コーナー部で当該コーナー部以外の部分よりも幅を広くした矩形状に前記活性領域の周囲を囲むことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３エピタキシャル層は、島状に複数配置されていること特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３エピタキシャル層の個数は、前記活性領域から離れた位置ほど少ないことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３エピタキシャル層の表面積は、前記活性領域から離れた位置ほど小さいことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分は矩形状に前記活性領域の周囲を囲む。前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分のコーナー部に配置された前記第３エピタキシャル層の表面積は、前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分でかつ前記コーナー部以外の部分に配置された前記第３エピタキシャル層の表面積よりも小さいことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１エピタキシャル層の不純物濃度は、１×１０¹⁸／ｃｍ³以上１×１０²⁰／ｃｍ³以下であることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２エピタキシャル層の不純物濃度は、１×１０¹⁹／ｃｍ³以上１×１０²¹／ｃｍ³以下であることを特徴とする。

上述した発明によれば、遷移領域を活性領域よりも高コンタクト抵抗とする（または活性領域の端部を活性領域の中央部よりも高コンタクト抵抗とする）ことで、順方向バイアス時、遷移領域におけるｐ型アノード領域（第１エピタキシャル層）からｎ^-型ドリフト領域（第１導電型半導体層）への正孔の注入が抑制され、ｎ^-型ドリフト領域の、ＪＴＥ領域（第２導電型半導体領域）直下の部分に蓄積される正孔が少なくなる。このため、逆方向バイアス時に、ｎ^-型ドリフト領域の、ＪＴＥ領域直下の部分から遷移領域におけるｐ型アノード領域を通ってアノード電極（第１電極）に排出される正孔が少なく、ｐ型アノード領域とＪＴＥ領域との境界に正孔電流が集中することを抑制することができる。

本発明にかかる炭化珪素半導体装置によれば、逆回復耐量を向上させることができるという効果を奏する。

実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の切断線Ａ１−Ａ１’における断面構造を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置のオン動作時の状態を模式的に示す説明図である。 実施の形態１にかかる炭化珪素半導体装置のオフ動作時の状態を模式的に示す説明図である。 実施の形態２にかかる炭化珪素半導体装置の構造の一例を示す説明図である。 実施の形態２にかかる炭化珪素半導体装置の構造の一例を示す説明図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態４にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態４にかかる炭化珪素半導体装置の別の一例を半導体基板のおもて面側から見たレイアウトを示す平面図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置のオン動作時の状態を示す断面図である。 従来の炭化珪素半導体装置のオフ動作時の状態を示す断面図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる炭化珪素（ＳｉＣ）半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１の破線は、層間絶縁膜１１（図２参照）の内側の端部である。図１に示す実施の形態１にかかる炭化珪素半導体装置１０は、半導体基板（半導体チップ）３０の活性領域４１にアノードエピ構造を備えたｐｉｎダイオードである。

半導体基板（第１導電型半導体層）３０は、ｎ⁺型出発基板３１上にｎ型のエピタキシャル層３２，３３を積層した炭化珪素エピタキシャル基板である。半導体基板３０のおもて面は、後述するｎ^-型ドリフト領域３（ｉ層）となるｎ^-型エピタキシャル層３３である。半導体基板３０は、オン時に主電流が流れる活性領域４１と、活性領域４１の周囲を囲むエッジ終端領域４２と、活性領域４１とエッジ終端領域４２との間の遷移領域４３と、を有する。

アノードエピ構造とは、後述するｎ^-型ドリフト領域３（ｉ層）となるｎ^-型エピタキシャル層３３上に積層されたｐ型エピタキシャル層（第１エピタキシャル層）３４で後述するｐ型アノード領域（ｐ層）４が構成された構造である。ｎ⁺型出発基板３１は、ｎ⁺型カソード領域（ｎ層）１を構成する。ｎ型エピタキシャル層３２は、ｎ型フィールドストップ（ＦＳ）領域２を構成する。ｎ型ＦＳ領域２は設けられていなくてもよい。

活性領域４１は、例えば半導体基板３０の略中央部に配置される。活性領域４１は、例えば略矩形状の平面形状を有する。活性領域４１には、半導体基板３０のおもて面（ｎ^-型エピタキシャル層３３の表面）上に、ｐ型エピタキシャル層３４およびｐ⁺⁺型エピタキシャル層（第２エピタキシャル層）３５が順に積層されている。活性領域４１において、ｎ⁺型出発基板３１上に積層されたエピタキシャル層の最表面は後述するｐ⁺⁺型エピタキシャル層３５である。

エッジ終端領域４２は、遷移領域４３よりも外側（半導体基板３０の端部側）に配置されている。エッジ終端領域４２は、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。半導体基板３０のおもて面とは、半導体基板３０の、ｎ^-型エピタキシャル層３３側の主面である。エッジ終端領域４２において、ｎ⁺型出発基板３１上に積層されたエピタキシャル層の最表面はｎ^-型エピタキシャル層３３である。

エッジ終端領域４２には、耐圧構造として接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）が配置されている。図１には、耐圧構造の一例としてダブルゾーンＪＴＥ構造を示すが、ＪＴＥ構造に代えて、活性領域４１を囲む同心円状に互いに離れて配置された複数のｐ型領域で構成されたフィールドリミッティングリング（ＦＬＲ）が配置されてもよい。

ＪＴＥ構造は、不純物濃度の異なる複数のｐ型領域（以下、ＪＴＥ領域（第２導電型半導体領域）とする）を、活性領域４１側から半導体基板３０の端部側へ離れるにしたがって低不純物濃度のＪＴＥ領域が配置されるように、遷移領域４３の周囲を囲む同心円状に互いに隣接して配置した構造である。ダブルゾーンＪＴＥ構造は、ＪＴＥ領域（ｐ^-型領域）２１と、ＪＴＥ領域２１よりも低不純物濃度のＪＴＥ領域（ｐ^--型領域）２２と、で構成される。

ＪＴＥ領域２１，２２は、ｎ^-型エピタキシャル層３３の内部において、半導体基板３０のおもて面の表面領域にそれぞれ選択的に設けられている。ＪＴＥ領域２１は、ｐ型アノード領域４に接する。ＪＴＥ領域２１は、遷移領域４３の周囲を囲む。ＪＴＥ領域２２は、ＪＴＥ領域２１の、半導体基板３０の端部側に隣接して配置され、ＪＴＥ領域２１の周囲を囲む。ＪＴＥ領域２１，２２の表面は、後述する層間絶縁膜１１で覆われている。

遷移領域４３は、活性領域４１とエッジ終端領域４２との間に配置され、活性領域４１の周囲を囲む。遷移領域４３において、半導体基板３０のおもて面上には、活性領域４１からｐ型エピタキシャル層３４が延在している。遷移領域４３において、ｎ⁺型出発基板３１上に積層されたエピタキシャル層の最表面はｐ型エピタキシャル層３４である。遷移領域４３には、ｐ⁺⁺型エピタキシャル層３５は設けられていない。

次に、実施の形態１にかかる炭化珪素半導体装置１０の断面構造について説明する。図２は、図１の切断線Ａ１−Ａ１’における断面構造を示す断面図である。図２には、ｎ⁺型出発基板３１の導電型を「ｎ⁺ｓｕｂ」と示す（図３，４においても同様）。上述したように、半導体基板３０は、ｎ⁺型出発基板３１のおもて面上にｎ型エピタキシャル層３２およびｎ^-型エピタキシャル層３３を順にエピタキシャル成長させた炭化珪素エピタキシャル基板である。

例えば、実施の形態１にかかる炭化珪素半導体装置１０が１０ｋＶ以上２０ｋＶ以下程度の耐圧クラスである場合、ｎ型エピタキシャル層３２の不純物濃度は、１×１０¹⁴／ｃｍ³以上１×１０¹⁵／ｃｍ³程度であり、ｎ型エピタキシャル層３２の厚さｔ０は１００μｍ以上２００μｍ以下程度である。半導体基板３０のおもて面（ｎ^-型エピタキシャル層３３の表面）上には、活性領域４１および遷移領域４３の全体に、ｐ型アノード領域４となるｐ型エピタキシャル層３４が設けられている。

ｐ型エピタキシャル層３４は、遷移領域４３からエッジ終端領域４２へ延在し、ＪＴＥ領域２１上で終端している。ｐ型エピタキシャル層３４は、ＪＴＥ領域２１の内側（半導体基板３０の中央部側）の端部に深さ方向に対向して接する。ｐ型エピタキシャル層３４は、例えば、ｎ^-型エピタキシャル層３３の表面全体に積層されたｐ型エピタキシャル層をエッチングにより外側の部分を除去して内側に残した部分で構成される。

ｐ型エピタキシャル層３４は、例えば半導体基板３０との界面を下底とし、半導体基板３０側に対して反対側の表面を上底とし、かつ上底の長さを下底の長さよりも短くした略台形（メサ）状の断面形状であってもよい（図２）。図示省略するが、ｐ型エピタキシャル層３４は、半導体基板３０との界面の長さと、半導体基板３０側に対して反対側の表面の長さと、を等しくした略矩形状の断面形状であってもよい。

ｐ型エピタキシャル層３４は、オン動作時に、ｎ^-型ドリフト領域３へ注入される正孔５０（図３）の注入源となる。ｐ型エピタキシャル層３４の不純物濃度は、例えば１×１０¹⁸／ｃｍ³以上１×１０²⁰／ｃｍ³以下程度であることがよい。ｐ型エピタキシャル層３４の厚さｔ１は、例えば１μｍ以上１０μｍ以下程度であってもよい。オン動作時とは、アノード電極（第１電極）１２に正電圧が印加され、カソード電極（第２電極）１３に負電圧が印加される順方向バイアス時である。

ｐ型エピタキシャル層３４の表面上には、活性領域４１にのみ、ｐ⁺⁺型アノードコンタクト領域５となるｐ⁺⁺型エピタキシャル層３５が設けられている。遷移領域４３およびエッジ終端領域４２には、ｐ⁺⁺型エピタキシャル層３５が設けられていない。ｐ⁺⁺型エピタキシャル層３５が遷移領域４３に設けられていないことで、遷移領域４３は、活性領域４１よりも、オン動作時にｎ^-型ドリフト領域３へ注入される正孔５０（図３）の注入量が低減された領域となる。

ｐ⁺⁺型エピタキシャル層３５は、例えば、ｐ型エピタキシャル層３４の表面全体に積層されたｐ⁺⁺型エピタキシャル層を、エッチングにより外側の部分を除去して内側に残した部分で構成される。ｐ⁺⁺型エピタキシャル層３５は、例えば、略矩形状の断面形状であってもよい。図示省略するが、ｐ⁺⁺型エピタキシャル層３５は、例えば、ｐ型エピタキシャル層３４よりも上底および下底の長さが短い略台形状の断面形状であってもよい。

ｐ⁺⁺型エピタキシャル層３５は、オン動作時に、ｎ^-型ドリフト領域３へ注入される正孔５０（図３）の注入源となる。また、ｐ⁺⁺型エピタキシャル層３５は、アノード電極１２とのコンタクト（電気的接触）抵抗を低減させる機能を有する。このため、ｐ⁺⁺型エピタキシャル層３５の不純物濃度は、ｐ型エピタキシャル層３４の不純物濃度よりも高く、例えば１×１０¹⁹／ｃｍ³以上１×１０²¹／ｃｍ³以下程度であることがよい。

ｐ⁺⁺型エピタキシャル層３５の不純物濃度を上記上限値以下とすることで、オン動作時に、ｐ⁺⁺型アノードコンタクト領域５からｎ^-型ドリフト領域３へ注入される正孔５０（図２）の注入量を低減することができる。これにより、オフ動作時（逆回復動作時）の逆回復損失を低減させることができる。オフ動作時とは、アノード電極１２に負電圧が印加され、カソード電極１３に正電圧が印加される逆方向バイアス時である。

ｐ⁺⁺型エピタキシャル層３５の端部は、半導体基板３０のおもて面に平行な方向に、ｐ型エピタキシャル層３４の端部よりも内側に離れて位置する。ｐ型エピタキシャル層３４の、ｐ⁺⁺型エピタキシャル層３５側の表面の面内において、ｐ⁺⁺型エピタキシャル層３５の端部からｐ型エピタキシャル層３４の端部までの距離ｘ１は、例えば、１０μｍ以上２００μｍ以下であることがよい。

この距離ｘ１を１０μｍ以上とすることで、オン動作時（順方向バイアス時）にｐ⁺⁺型エピタキシャル層３５からエッジ終端領域４２へ注入される正孔５０の注入量を抑制することができ、オフ動作時（逆方向バイアス時）にｐ型アノード領域４とＪＴＥ領域２１との境界に正孔が集中することを抑制することができる。また、高耐圧（１０ｋＶ〜２０ｋＶ程度）のｐｉｎダイオードにおいて、順方向バイアス時における正孔の横方向（半導体基板３０のおもて面に平行な方向）の拡がりは、最大で２００μｍ程度である。

この順方向バイアス時における正孔の横方向の拡がりの最大値は、例えば耐圧２０ｋＶクラスのｐｉｎダイオードのドリフト領域の厚さｔ０と同程度である。このため、耐圧２０ｋＶクラスのｐｉｎダイオードの場合、距離ｘ１を２００μｍ超としたとしても、ｐ⁺⁺型エピタキシャル層３５からエッジ終端領域４２へ注入される正孔５０を抑制する効果は、距離ｘ１を２００μｍとした場合と変わらない。このため、距離ｘ１は、２００μｍ以下で、かつ正孔の横方向の拡がりに応じて、チップサイズ内で許容されるだけ広くすることが好ましい。

ｐ⁺⁺型エピタキシャル層３５の厚さｔ２は、例えば０．５μｍ以上５μｍ以下程度であってもよい。ｐ⁺⁺型エピタキシャル層３５の厚さｔ２は、ｐ型エピタキシャル層３４の厚さｔ１以下であってもよいし、ｐ型エピタキシャル層３４の厚さｔ１よりも厚くてもよい。図２には、ｐ⁺⁺型エピタキシャル層３５の厚さｔ２がｐ型エピタキシャル層３４の厚さｔ１よりも薄い場合を示している。

上述したようにｎ^-型ドリフト領域３上に順に積層されたｐ型エピタキシャル層３４およびｐ⁺⁺型エピタキシャル層３５がオン動作時にｎ^-型ドリフト領域３へ注入される正孔５０の注入源（以下、正孔５０の注入源とする）となる。これらｐ型エピタキシャル層３４およびｐ⁺⁺型エピタキシャル層３５の２層をオン動作時にｎ^-型ドリフト領域３へ注入される正孔５０の注入源とする理由は、次の通りである。

正孔５０の注入源となるｐ型領域の不純物濃度はｐ型エピタキシャル層３４の不純物濃度程度であることがよい。正孔５０の注入源をｐ⁺⁺型エピタキシャル層３５のみで構成した場合、ｎ^-型ドリフト領域３への正孔５０の注入量が多くなりすぎる。一方、正孔５０の注入源となるｐ型領域の不純物濃度がｐ型エピタキシャル層３４の不純物濃度程度である場合、アノード電極１２とのコンタクト抵抗が高くなる。

したがって、ｐ型エピタキシャル層３４とアノード電極１２との間に設けられたｐ⁺⁺型エピタキシャル層３５によって、正孔５０の注入源となるｐ型領域とアノード電極１２とのコンタクト抵抗を低減させる。そして、ｎ^-型ドリフト領域３に接するｐ型エピタキシャル層３４を正孔５０の主な注入源とすることで、オン動作時にｎ^-型ドリフト領域３へ注入される正孔５０の注入量が多くなりすぎることを抑制することができる。

エッジ終端領域４２には、ｐ型エピタキシャル層３４およびｐ⁺⁺型エピタキシャル層３５は設けられていない。このため、エッジ終端領域４２には、半導体基板３０のおもて面（ｎ^-型エピタキシャル層３３の表面）が露出されている。エッジ終端領域４２のエピタキシャル層の最表面（（ｎ^-型エピタキシャル層３３の表面））の高さは、活性領域４１および遷移領域４３のエピタキシャル層の最表面（ｐ⁺⁺型エピタキシャル層３５の表面）よりも低くなっている。

エッジ終端領域４２において、半導体基板３０のおもて面の表面領域には、ＪＴＥ領域２１，２２がそれぞれ選択的に設けられている。ＪＴＥ領域２１，２２は、ｐ型エピタキシャル層３４よりもｎ⁺型カソード領域１側に位置する。ＪＴＥ領域２１は、ｐ型エピタキシャル層３４よりも外側に配置されている。ＪＴＥ領域２１の内側の端部は、深さ方向に、ｐ型エピタキシャル層３４の端部に対向して接する。

ＪＴＥ領域２２は、ＪＴＥ領域２１の外側に隣接する。ＪＴＥ領域２１は、半導体基板３０の端部よりも内側に位置する。ＪＴＥ領域２１よりも外側において半導体基板３０のおもて面にｎ^-型ドリフト領域３が露出されている。ＪＴＥ領域２１の不純物濃度は、ｐ型エピタキシャル層３４の不純物濃度よりも低く、例えば１×１０¹⁷／ｃｍ³以上２×１０¹⁷／ｃｍ³以下程度である。ＪＴＥ領域２２の不純物濃度は、ＪＴＥ領域２１の不純物濃度も低い。

層間絶縁膜１１は、エッジ終端領域４２において、ｐ型エピタキシャル層３４の端部、ＪＴＥ領域２１，２２およびｎ^-型ドリフト領域３の表面を覆う。層間絶縁膜１１には、深さ方向に層間絶縁膜１１を貫通するコンタクトホールが設けられている。コンタクトホールには、半導体基板３０の中央部にｐ⁺⁺型エピタキシャル層３５が露出され、ｐ⁺⁺型エピタキシャル層３５の外側に、ｐ⁺⁺型エピタキシャル層３５の周囲を囲むｐ型エピタキシャル層３４が露出されている。

アノード電極１２は、層間絶縁膜１１のコンタクトホールに埋め込まれている。アノード電極１２は、活性領域４１においてｐ⁺⁺型エピタキシャル層３５に接触し、遷移領域４３においてｐ型エピタキシャル層３４に接触し、これらｐ⁺⁺型エピタキシャル層３５およびｐ型エピタキシャル層３４に電気的に接続されている。アノード電極１２は、ｐ⁺⁺型エピタキシャル層３５にオーミック接触している。

また、アノード電極１２が例えばアルミニウムニッケル（ＡｌＮｉ）やチタンアルミニウム（ＴｉＡｌ）等の材料で形成され、かつｐ型エピタキシャル層３４の不純物濃度が上記範囲内に設定されていれば、アノード電極１２とｐ型エピタキシャル層３４とは１ｍΩ・ｃｍ²程度と高コンタクト抵抗になるが、コンタクト可能である。アノード電極１２の端部は、層間絶縁膜１１の表面上に延在していてもよい。

半導体基板３０の裏面（ｎ⁺型出発基板３１の裏面）には、カソード電極１３が設けられている。カソード電極１３は、ｎ⁺型カソード領域１（ｎ⁺型出発基板３１）に電気的に接続されている。

次に、実施の形態１にかかる炭化珪素半導体装置１０の動作について説明する。図３は、実施の形態１にかかる炭化珪素半導体装置のオン動作時の状態を模式的に示す説明図である。図４は、実施の形態１にかかる炭化珪素半導体装置のオフ動作時の状態を模式的に示す説明図である。

図３に示すように、アノード電極１２に正電圧が印加され、カソード電極１３に負電圧が印加される順方向バイアス時、ｐ⁺⁺型アノードコンタクト領域５およびｐ型アノード領域４からｎ^-型ドリフト領域３へ正孔（ホール）５０が注入５１，５２される。この順方向バイアス時、ｐ型アノード領域４からｎ^-型ドリフト領域３へ正孔５０の注入量は、活性領域４１、遷移領域４３およびエッジ終端領域４２ともに等しい。

また、順方向バイアス時、ｐ⁺⁺型アノードコンタクト領域５からｎ^-型ドリフト領域３への正孔５０の注入は、活性領域４１での正孔５０の注入５１よりも、エッジ終端領域４２での正孔５０の注入５２が抑制される。その理由は、活性領域４１とエッジ終端領域４２との間の遷移領域４３にはｐ型アノード領域４のみが設けられ、ｐ⁺⁺型アノードコンタクト領域５が設けられていないからである。

このようにエッジ終端領域４２側への正孔５０の注入が抑制されることで、エッジ終端領域４２におけるｎ^-型ドリフト領域３への正孔５０の注入量を、活性領域４１におけるｎ^-型ドリフト領域３への正孔５０の注入量よりも低減させることができる。このため、エッジ終端領域４２におけるｎ^-型ドリフト領域３の正孔濃度を、活性領域４１におけるｎ^-型ドリフト領域３の正孔濃度よりも低くすることができる。

図４に示すように、アノード電極１２に負電圧が印加され、カソード電極１３に正電圧が印加される逆方向バイアス時、ｎ^-型ドリフト領域３からｐ型アノード領域４およびｐ⁺⁺型アノードコンタクト領域５を通ってアノード電極１２へ正孔５０が排出（吐き出し）５３，５４される。このとき、エッジ終端領域４２で排出５４される正孔５０の排出量は、活性領域４１で排出５３される正孔５０の排出量よりも少ない。

その理由は、遷移領域４３では、アノード電極１２とのコンタクト抵抗が活性領域４１に比べて高く、正孔５０が流れにくいからである。このため、順方向バイアス時、エッジ終端領域４２におけるｎ^-型ドリフト領域３での正孔５０の正孔濃度（蓄積量）が活性領域４１におけるｎ^-型ドリフト領域３での正孔５０の正孔濃度よりも低くなる。このため、逆方向バイアス時にｎ^-型ドリフト領域３からアノード電極１２へ排出される正孔５０は、活性領域４１と比べてエッジ終端領域４２で低くなる。

さらに、逆方向バイアス時、正孔５０が流れる経路は、活性領域４１においてｐ⁺⁺型アノードコンタクト領域５およびｐ型アノード領域４を通ってアノード電極１２へ向かう第１経路と、遷移領域４３においてｐ型アノード領域４のみを通ってアノード電極１２へ向かう第２経路と、の２つである。第２経路は、第１経路と比べて、コンタクト抵抗が高く、正孔５０が流れにくいからである。これによって、正孔５０の排出５４時、ｐ型アノード領域４とＪＴＥ領域２１との境界への正孔５０の集中を抑制することができる。

以上、説明したように、実施の形態１によれば、ｐ型アノード領域およびｐ⁺⁺型アノードコンタクト領域をそれぞれエピタキシャル層で形成したアノードエピ構造とする。活性領域とエッジ終端領域との間に、ｐ型アノード領域のみが配置され、ｐ⁺⁺型アノードコンタクト領域が配置されていない遷移領域が存在する。アノード電極にｐ型アノード領域が接触する遷移領域でのコンタクト抵抗は、アノード電極とｐ⁺⁺型アノードコンタクト領域とがオーミック接触する活性領域でのコンタクト抵抗よりも高い。

このように遷移領域において高コンタクト抵抗とすることで、順方向バイアス時、遷移領域におけるｐ型アノード領域からｎ^-型ドリフト領域への正孔の注入が抑制され、ｎ^-型ドリフト領域の、ＪＴＥ領域直下の部分に蓄積される正孔が少なくなる。このため、逆方向バイアス時に、ｎ^-型ドリフト領域の、ＪＴＥ領域直下の部分から遷移領域におけるｐ型アノード領域を通ってアノード電極に排出される正孔が少なく、ｐ型アノード領域とＪＴＥ領域との境界に正孔電流が集中することを抑制することができる。したがって、逆回復耐量を向上させることができる。

また、実施の形態１によれば、活性領域とエッジ終端領域との間に遷移領域を設けることで、逆方向バイアス時に電界が集中する位置（ｐ⁺⁺型アノードコンタクト領域の端部）を、逆方向バイアス時に正孔電流が集中する位置（ｐ型アノード領域とＪＴＥ領域との境界）から離れた位置にすることができる。これにより、さらに逆回復耐量を向上させることができる。

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図５，６は、実施の形態２にかかる炭化珪素半導体装置の構造の一例を示す説明図である。図５，６の上図は、実施の形態２にかかる炭化珪素半導体装置６０を半導体基板３０のおもて面側から見たレイアウトである。図５，６の下図は、それぞれ図５，６の上図の切断線Ａ２−Ａ２’および切断線Ａ３−Ａ３’における断面構造である。実施の形態２にかかる炭化珪素半導体装置６０の全体の平面図は、図１の遷移領域４３を、活性端部６１ｂに代えたものである。

実施の形態２にかかる炭化珪素半導体装置６０が実施の形態１にかかる炭化珪素半導体装置１０（図１，２参照）と異なる点は、遷移領域にｐ⁺⁺型アノードコンタクト領域６５が選択的に配置されている点である。このため、遷移領域は、活性領域６１のとして機能する。ここでは、ｐ⁺⁺型アノードコンタクト領域６５が配置された部分を「活性領域６１の端部（以下、活性端部とする）６１ｂ」とし、ｐ⁺⁺型アノードコンタクト領域５が配置された部分を「活性領域６１の中央部（以下、活性中央部とする）６１ａ」として説明する。

ｐ⁺⁺型アノードコンタクト領域６５は、例えば、活性端部６１ｂ全体に設けられたｐ⁺⁺型エピタキシャル層（第３エピタキシャル層）３５をエッチングにより選択的に除去して残した部分で構成される。ｐ⁺⁺型アノードコンタクト領域６５は、活性中央部６１ａのｐ⁺⁺型アノードコンタクト領域５と離れて配置されている。互いに隣り合うｐ⁺⁺型アノードコンタクト領域６５間には、ｐ型エピタキシャル層３４が露出されている。

ｐ型エピタキシャル層３４の表面積に対するｐ⁺⁺型アノードコンタクト領域６５の表面積の比率は、活性中央部６１ａから離れた位置ほど低くなっていてもよい。具体的には、ｐ⁺⁺型アノードコンタクト領域６５は、例えば、活性中央部６１ａを中心とし、活性中央部６１ａのｐ⁺⁺型アノードコンタクト領域５の周囲を囲む環状（同心円状）に複数配置されていてもよい（図５）。この場合、活性中央部６１ａから離れた位置に配置されるほど、ｐ⁺⁺型アノードコンタクト領域６５の幅が狭くなっていてもよい。

また、ｐ⁺⁺型アノードコンタクト領域６５’は、例えば、活性端部６１ｂに点在する島状（例えばマトリクス状）に配置されていてもよい（図６）。この場合、例えば、ｐ⁺⁺型アノードコンタクト領域６５’の個数は、活性中央部６１ａから離れた位置ほど少なくなっていてもよい。ｐ⁺⁺型アノードコンタクト領域６５’の平面形状は、例えば略矩形状の平面形状であってもよい。複数のｐ⁺⁺型アノードコンタクト領域６５’は、すべて同じ表面積であってもよい。活性中央部６１ａに最も近い位置に配置されたｐ⁺⁺型アノードコンタクト領域６５’は、活性中央部６１ａの周囲を囲む環状に配置されていてもよい。

活性中央部６１ａの構成は、実施の形態１の活性領域４１（図１，２参照）と同様である。すなわち、活性中央部６１ａのｐ⁺⁺型アノードコンタクト領域５は活性中央部６１ａ全体に設けられている。したがって、活性中央部６１ａの表面積に対するｐ⁺⁺型アノードコンタクト領域５の表面積の比率は、活性端部６１ｂの表面積に対するｐ⁺⁺型アノードコンタクト領域６５，６５’の表面積の比率よりも高い。

ｐ型エピタキシャル層３４の、ｐ⁺⁺型エピタキシャル層３５側の表面の面内において、活性中央部６１ａのｐ⁺⁺型エピタキシャル層３５の端部からｐ型エピタキシャル層３４の端部までの距離ｘ１’は、実施の形態１の距離ｘ１（図２参照）と同様である。活性中央部６１ａのｐ⁺⁺型アノードコンタクト領域５の比抵抗を、活性端部６１ｂのｐ⁺⁺型アノードコンタクト領域６５，６５’の比抵抗よりも高くすることで、エッジ終端領域６２における順方向バイアス時の正孔の注入量および逆方向バイアス時の正孔の排出量を抑制してもよい。

アノード電極１２は、活性中央部６１ａの全体において、ｐ⁺⁺型エピタキシャル層３５（ｐ⁺⁺型アノードコンタクト領域５）のみに接触し、ｐ⁺⁺型アノードコンタクト領域５に電気的に接続されている。アノード電極１２は、活性端部６１ｂにおいて、ｐ型エピタキシャル層３４（ｐ型アノード領域４）およびｐ⁺⁺型エピタキシャル層３５（ｐ⁺⁺型アノードコンタクト領域６５，６５’）に接触し、ｐ型アノード領域４およびｐ⁺⁺型アノードコンタクト領域６５，６５’に電気的に接続されている。

エッジ終端領域６２は、活性領域６１に隣接して配置されている。エッジ終端領域６２の構成は、活性領域６１に隣接する以外は実施の形態１のエッジ終端領域４２と同様である。図５，６では、半導体基板３０の裏面側の構成を図示省略するが、実施の形態２においても、実施の形態１と同様に、ｎ⁺型カソード領域１およびｎ型ＦＳ領域２が設けられている。実施の形態２にかかる炭化珪素半導体装置６０の動作は、実施の形態１にかかる炭化珪素半導体装置１０と同様である。

以上、説明したように、実施の形態２によれば、活性中央の全体にｐ⁺⁺型アノードコンタクト領域を配置し、活性端部に選択的にｐ⁺⁺型アノードコンタクト領域を配置した場合においても、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図７は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置７０の全体の平面図は、図１の遷移領域４３に代えて、エッジ終端領域７２を内側へ活性領域７１まで延在させて、活性領域７１とエッジ終端領域７２とを互いに隣接して配置したものである。

実施の形態３にかかる炭化珪素半導体装置７０が実施の形態１にかかる炭化珪素半導体装置１０と異なる点は、ｐ型エピタキシャル層３４の、遷移領域に露出されている端部側の部分（以下、ｐ型エピタキシャル層３４の端部側の部分とする）３４ａが層間絶縁膜１１’で覆われている点である。遷移領域のｐ型エピタキシャル層３４にはアノード電極１２が接触しないため、遷移領域はエッジ終端領域７２として機能する。

ここでは、半導体基板３０の端部から、ｐ型エピタキシャル層３４の端部側の部分３４ａを含む部分までをエッジ終端領域７２として説明する。この点以外のエッジ終端領域７２の構成は、実施の形態１のエッジ終端領域４２（図１，２参照）と同様である。活性領域７１の構成は、実施の形態１の活性領域４１（図１，２参照）と同様である。アノード電極１２は、ｐ⁺⁺型エピタキシャル層３５のみに接触する。

実施の形態３においては、ｐ型エピタキシャル層３４の端部側の部分３４ａにアノード電極１２が接触していないことで、順方向バイアス時、エッジ終端領域７２におけるｎ^-型ドリフト領域３へ注入される正孔は、ｐ型エピタキシャル層３４の端部側の部分３４ａを、半導体基板３０のおもて面に略平行な方向へ移動する。正孔の移動距離が長くなることで、正孔の移動経路が高抵抗となるため、順方向バイアス時にエッジ終端領域７２におけるｎ^-型ドリフト領域３への正孔の注入量を抑制することができる。

以上、説明したように、実施の形態３によれば、順方向バイアス時にエッジ終端領域におけるｎ^-型ドリフト領域への正孔の注入量を抑制することができるため、実施の形態１，２と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図８は、実施の形態４にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図９は、実施の形態４にかかる炭化珪素半導体装置の別の一例を半導体基板のおもて面側から見たレイアウトを示す平面図である。図８，９には、半導体基板３０のコーナー部３０ａを示す。図８，９は、図１の対頂点Ｂ１，Ｂ１’を有する矩形枠内の部分に相当する。この矩形枠の頂点Ｂ１は半導体基板３０の中央部側であり、頂点Ｂ１’は半導体基板３０の端部側である。

図８に示すように、実施の形態４にかかる炭化珪素半導体装置１０’が実施の形態１にかかる炭化珪素半導体装置１０（図１参照）と異なる点は、ｐ型エピタキシャル層３４の、ｐ⁺⁺型エピタキシャル層３５に覆われていない端部側の部分３４ａの、半導体基板３０のコーナー部３０ａにおける幅ｗ１を、半導体基板３０の直線部３０ｂにおける幅ｗ２よりも広くした点である（ｗ１＞ｗ２）。半導体基板３０のコーナー部３０ａとは、略矩形状の平面形状を有する半導体基板３０の頂点である。半導体基板３０の直線部３０ｂとは、半導体基板３０のコーナー部３０ａ間の部分であり、略矩形状の平面形状を有する半導体基板３０の辺である。

図９に示す実施の形態４にかかる炭化珪素半導体装置６０’は、図８に示す実施の形態４にかかる炭化珪素半導体装置１０’に図６に示す実施の形態２にかかる炭化珪素半導体装置６０を適用し、活性端部６１ｂに島状にｐ⁺⁺型アノードコンタクト領域６５を有する。この場合、活性端部６１ｂに配置されたｐ⁺⁺型アノードコンタクト領域６５の個数が、半導体基板３０の直線部３０ｂよりも半導体基板３０のコーナー部３０ａで少なくなっている。または、活性端部６１ｂにおいて、半導体基板３０の直線部３０ｂよりも半導体基板３０のコーナー部３０ａに、表面積の小さいｐ⁺⁺型アノードコンタクト領域６５が配置されている。

図８に示す実施の形態４にかかる炭化珪素半導体装置１０’に図５に示す実施の形態２にかかる炭化珪素半導体装置６０を適用して、活性端部６１ｂに環状にｐ⁺⁺型アノードコンタクト領域６５が配置されていてもよい（不図示）。この場合、環状に配置されたｐ⁺⁺型アノードコンタクト領域６５の幅を、半導体基板３０の直線部３０ｂよりも半導体基板３０のコーナー部３０ａで狭くしてもよい。

以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。また、実施の形態４によれば、半導体基板の、逆方向バイアス時に正孔電流が集中しやすいコーナー部での耐圧を、半導体基板の直線部での耐圧よりも高くすることができる。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。

以上のように、本発明にかかる炭化珪素半導体装置は、ｐ型アノード領域をアノードエピ構造とした炭化珪素ダイオードに有用である。

１ ｎ⁺型カソード領域
２ ｎ型ＦＳ領域
３ ｎ^-型ドリフト領域
４ ｐ型アノード領域
５，６５，６５’ ｐ⁺⁺型アノードコンタクト領域
１０，１０’，６０，６０’，７０ 炭化珪素半導体装置
１１，１１’ 層間絶縁膜
１２ アノード電極
１３ カソード電極
２１， ２２ ＪＴＥ領域
３０ 半導体基板
３０ａ 半導体基板のコーナー部
３０ｂ 半導体基板の直線部
３１ ｎ⁺型出発基板
３２ ｎ型エピタキシャル層
３３ ｎ^-型エピタキシャル層
３４ ｐ型エピタキシャル層
３４ａ ｐ型エピタキシャル層の端部側の部分
３５ ｐ⁺⁺型エピタキシャル層
４１，６１，７１ 活性領域
４２，６２，７２ エッジ終端領域
４３ 遷移領域
５０ 正孔
５１，５２ 順方向バイアス時の正孔の注入
５３，５４ 逆方向バイアス時の正孔の排出
６１ａ 活性領域の中央部側の部分（活性中央）
６１ｂ 活性領域の端部側の部分（活性端部）
ｗ１ ｐ型エピタキシャル層の端部側の部分の、半導体基板のコーナー部における幅
ｗ２ ｐ型エピタキシャル層の端部側の部分の、半導体基板の直線部における幅
ｘ１，ｘ１’ ｐ⁺⁺型エピタキシャル層の端部からｐ型エピタキシャル層の端部までの距離

Claims (13)

1. 第１主面および第２主面を有する第１導電型半導体層と、
   活性領域において、前記第１導電型半導体層の第１主面に設けられた第２導電型の第１エピタキシャル層と、
   前記第１エピタキシャル層の、前記第１導電型半導体層側に対して反対側の表面に設けられた、前記第１エピタキシャル層よりも不純物濃度の高い第２導電型の第２エピタキシャル層と、
   前記第１エピタキシャル層および前記第２エピタキシャル層に接触する第１電極と、
   前記第１導電型半導体層の第２主面に設けられた第２電極と、
   前記活性領域の周囲を囲む終端領域において、前記第１導電型半導体層の内部に、前記第１エピタキシャル層に接して選択的に設けられ、耐圧構造を構成する第２導電型半導体領域と、
   を備え、
   前記第１エピタキシャル層は、前記活性領域から、前記活性領域と前記終端領域との間の遷移領域まで延在し、前記遷移領域において前記第１電極に接触し、
   前記第２エピタキシャル層は、前記活性領域で終端し、前記活性領域において前記第１電極に接触することを特徴とする炭化珪素半導体装置。
2. 前記第２エピタキシャル層は、前記活性領域の全体に設けられ、前記遷移領域に設けられていないことを特徴とする請求項１に記載の炭化珪素半導体装置。
3. 前記遷移領域において、前記第１エピタキシャル層の、前記第１導電型半導体層側に対して反対側の表面に、前記第１エピタキシャル層よりも不純物濃度の高い第２導電型の第３エピタキシャル層が選択的に設けられていることを特徴とする請求項２に記載の炭化珪素半導体装置。
4. 前記活性領域の表面積に対する前記第２エピタキシャル層の表面積の比率は、前記遷移領域の表面積に対する前記第３エピタキシャル層の表面積の比率よりも大きいことを特徴とする請求項３に記載の炭化珪素半導体装置。
5. 前記第３エピタキシャル層は、前記活性領域の周囲を囲む環状に複数設けられていることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
6. 前記第３エピタキシャル層は、前記活性領域から離れた位置ほど幅が狭いことを特徴とする請求項５に記載の炭化珪素半導体装置。
7. 前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分は、コーナー部で当該コーナー部以外の部分よりも幅を広くした矩形状に前記活性領域の周囲を囲むことを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体装置。
8. 前記第３エピタキシャル層は、島状に複数配置されていることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
9. 前記第３エピタキシャル層の個数は、前記活性領域から離れた位置ほど少ないことを特徴とする請求項８に記載の炭化珪素半導体装置。
10. 前記第３エピタキシャル層の表面積は、前記活性領域から離れた位置ほど小さいことを特徴とする請求項８に記載の炭化珪素半導体装置。
11. 前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分は矩形状に前記活性領域の周囲を囲み、
    前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分のコーナー部に配置された前記第３エピタキシャル層の表面積は、前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分でかつ前記コーナー部以外の部分に配置された前記第３エピタキシャル層の表面積よりも小さいことを特徴とする請求項８〜１０のいずれか一つに記載の炭化珪素半導体装置。
12. 前記第１エピタキシャル層の不純物濃度は、１×１０¹⁸／ｃｍ³以上１×１０²⁰／ｃｍ³以下であることを特徴とする請求項１〜１１のいずれか一つに記載の炭化珪素半導体装置。
13. 前記第２エピタキシャル層の不純物濃度は、１×１０¹⁹／ｃｍ³以上１×１０²¹／ｃｍ³以下であることを特徴とする請求項１〜１２のいずれか一つに記載の炭化珪素半導体装置。

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