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JPH08288511A - Ｃｍｏｓゲート・スタック構造及びその製法 - Google Patents

Ｃｍｏｓゲート・スタック構造及びその製法

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JPH08288511A
JPH08288511A JP8057247A JP5724796A JPH08288511A JP H08288511 A JPH08288511 A JP H08288511A JP 8057247 A JP8057247 A JP 8057247A JP 5724796 A JP5724796 A JP 5724796A JP H08288511 A JPH08288511 A JP H08288511A
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gate
sacrificial
cap
layer
forming
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JP8057247A
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Paul David Agnello
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International Business Machines Corp
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Publication date
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Abstract

(57)【要約】 【課題】 ＣＭＯＳにおいて、ゲート被覆材料がゲート
導体及びゲート・チャネルに自己整合されるゲート構造
を製作する方法を提供する。 【解決手段】 ゲート導体は、ソース及びドレイン接合
を形成するための素子へのドーピング、及び熱サイクル
の後に形成される。ゲート導体は好ましくは、ゲートよ
り広い幅をもつ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ素子のゲ
ート構造の製作に関し、特にゲート導体上に自己整合さ
れた絶縁物を設けることに関する。より詳細には、本発
明は、ソース及びドレイン接合の形成に必要な素子への
ドーピング及び熱サイクルが完了するまでは、ゲート・
チャネルの位置決めをしている多結晶シリコン上にゲー
ト導体が存在しない製作プロセスに関する。更に本発明
は、多結晶シリコンのゲート上に金属ゲート導体が形成
され、この金属ゲート導体が、多結晶シリコン・ゲート
よりも幅広いＣＭＯＳゲート・スタック構造に関する。
【０００２】
【従来の技術】多結晶シリコンがもつある種の固有の欠
点を克服するために、集積回路の相互接続材料として金
属ケイ化物が使われてきた。このような欠点の主要なも
のは、多結晶シリコンのもつ最小の面積抵抗率であり、
その値は約１０オーム／スクエアである。大規模集積回
路の性能を改善するために、低い面積抵抗値をもついく
つかの金属ケイ化物が、多結晶シリコン上に使われてき
た。金属ケイ化物を使うと、非常に大規模な集積を行う
ために必要な、相互接続用及びゲート用の配線幅の縮小
化が図られる。しかし、多結晶シリコン・ゲート表面上
に「サリサイド（Ｓａｌｉｃｉｄｅ）」処理と呼ばれる
ケイ化物を形成する従来の方法は、ゲート導体上に自己
整合の絶縁物を形成しない。したがってこのような方法
は、高密度のＵＬＳＩに使用されるボーダレス接点には
そのまま適用できない。一方でボーダレス接点用の絶縁
被覆を伴うポリサイド・ゲート導体を製作するのは非常
に困難である。特にこの導体は製作順序の早期の段階で
形成されるので、酸化、湿式化学洗浄、及び高温のサイ
クルに耐えなければならない。
【０００３】図１は、従来技術によるポリサイド・ゲー
ト製作における一般的な初期スタックを示している。特
にゲート酸化及び多結晶シリコン付着の後、高融点金属
又は金属ケイ化物（例えばＷ、ＷＳｉ2、又はＴｉＳ
ｉ2）が付着され、窒化ケイ素（Ｓｉ3Ｎ4）のような絶
縁体で覆われる。ゲート導体と多結晶シリコンとの間に
は、相互作用及びドーパントの移動を防ぐために、しば
しば拡散障壁が設けられる。
【０００４】その後フォトリソグラフィ及び反応性イオ
ン・エッチングによってゲートの位置決めが行われ、そ
して化学蒸着及びそれに続く反応性イオン・エッチング
によって絶縁物側壁が形成される。この従来技術によっ
て得られた構造が図２に示されている。
【０００５】図３は、このようなゲート構造に（高密度
化のために）用いられているゲートにオーバラップした
基板材料の接触を示す。基板への接触を得るために十分
なエッチングが行われるが、この接触用のエッチングが
ゲート・キャップを貫いて行われないように、キャップ
用材料及びフィールド絶縁物が選ばれる。
【０００６】このような構造物を製作するに当って遭遇
する問題点は数多くある。先ず第１に、図１に示す多層
構造は、異種の材料が存在するために、アンダーカット
や偏った線を作らずに反応性イオン・エッチングするこ
とは非常に困難である。加えて、ゲートの反応性イオン
・エッチングの後、側壁の酸化が一般的に必要である。
これは次の窒化物側壁のためのパッド酸化物としての役
割をし、かつゲート酸化物欠陥の補修をするためのもの
である。タングステンのような金属、及び窒化チタン又
は窒化タンタルのような拡散障壁は、非常に容易に酸化
する。
【０００７】更に反応性イオン・エッチングの残留物を
除去するために、硫酸と過酸化水素との組成物又はＨｕ
ａｎｇＢ、酸と過酸化水素との組成物、水・過酸化水素
・塩酸、又は水・過酸化水素・水酸化アンモニウムの組
成物といった溶液を使う湿式の洗浄が、ゲートの反応性
イオン・エッチングの後に行われる。しかし使用されて
いる多くの導体は、このような溶液でエッチングされ
る。
【０００８】パターン化されたゲートは、ソース・ドレ
イン接合部用のドーパントを移動し活性化するために行
われる熱サイクルに耐えなければならないことが、もう
１つの欠点である。ほんのわずかの機能に対しても、こ
れらの熱サイクル（例えば約９００℃で約５分間、又は
約１０００℃で約５秒間などの熱サイクル）は重大な影
響を与えることがある。ケイ化チタン又はケイ化コバル
トなどの材料は、これらの熱サイクルに対して多結晶シ
リコン上で安定ではなく、それ故に拡散障壁が必要とな
る。しかしＴｉＷ、ＴｉＮ、及びＴｉＢのような一般に
使われる拡散障壁材料は、容易に酸化され、更に湿式エ
ッチング剤によって容易に冒される。一方でタングステ
ンのような材料は、耐薬品性があるが、更に容易に酸化
される。ＷＳｉ2のような材料はかなり安定性がある
が、抵抗率が高く、そのため１０オーム／スクエア以下
のシート抵抗値を必要とする奥行の深いミクロン以下の
配線に対しては、選択肢とはならない。このような状況
の中で結果的には多結晶ケイ化物導体の線幅は、ゲート
長より短いか又は等しい長さに制限される。したがって
素子の寸法を縮小化するに当り、抵抗値の目標を相対的
に一定に保つならば、極端に高い縦横比が避けられなく
なる。
【０００９】
【発明が解決しょうとする課題】本発明は、従来技術に
おける前述の欠点を克服する方法を提供するものであ
る。特に本発明の方法は、ボーダレス接点に適した自己
整合されたキャップ付きの導体を提供し、この導体はす
べての前工程が完了した後でゲート上に形成される。し
たがって自己整合されたキャップ付き導体は、次の工程
中で遭遇する、従来に比べてはるかに低い熱サイクル及
びおだやかな条件に耐えられればよい。
【００１０】
【課題を解決するための手段】本発明によれば、導体は
自己整合法でゲート上に形成され、その結果、厳密なオ
ーバラップ・ステップは必要ない。更にこの導体は、ボ
ーダレス接触を実際に可能にするドーパントのキャップ
を有する。本発明の更に別の利点は、ゲート導体の幅を
ゲート多結晶シリコンの幅よりも広く形成できることで
ある。これによって従来の寸法縮小の制限は除かれる。
【００１１】更に詳細には、本発明は、ＣＭＯＳ素子中
のゲート構造を製作するプロセスに関係している。この
プロセスには、半導体基板中に素子の絶縁領域を形成す
ることが含まれる。次にＮタイプの井戸領域及びＰタイ
プの井戸領域が半導体基板中に形成される。これはイオ
ン注入又は拡散によって行われる。前に形成された素子
分離領域による位置決めに従って、次に基板の活性領域
の上にゲート絶縁層が形成される。ゲート絶縁層の上に
ゲート形成層が作られ、ゲート形成層の上に犠牲ゲート
・キャップが付着される。ゲート形成層は、犠牲ゲート
・キャップ材料が付着される前にドーピングされるか、
又はプロセスの後の工程でその材料が除去された後にド
ーピングされる。犠牲ゲート・キャップ層は、後に形成
されることになる周囲の絶縁材料よりも速い速度でエッ
チングされる。この犠牲ゲート・キャップ及びゲート形
成層は、個々のゲート・チャネル領域を位置決めするた
めにエッチングされる。次にソース及びドレインの領域
が、イオン注入又は拡散によって形成される。犠牲ゲー
ト・キャップ及びゲートの垂直な側壁に、犠牲スペーサ
層が形成される。次にプロセスでは、少くともゲート・
スタックの高さに等しい深さまで層間絶縁材料を使った
全体的な被覆の付着、及びこの層間絶縁物の平坦化が行
われる。この層間絶縁物は、犠牲ゲート・キャップより
も遅い速度でエッチングされる。
【００１２】犠牲ゲート・キャップが除去され、その後
多結晶シリコン・ゲートの上に自己整合の金属ゲート導
体が付着される。ゲート導体が選択的にエッチングさ
れ、トレンチ（ｔｒｅｎｃｈ）が形成され、キャップ絶
縁物が全体的に付着され、ゲート導体上に自己整合され
る。ゲート絶縁物は、層間絶縁物よりも遅い速度でエッ
チングされる。
【００１３】本発明は、半導体基板及びこの基板中に素
子分離領域を有するＣＭＯＳゲート・スタック構造にも
関係する。ゲート絶縁層は、素子分離領域によって位置
決めされた基板の活性領域の上に配置される。ゲート絶
縁層の上に多結晶シリコン・ゲートが配置され、多結晶
シリコンの上に自己整合された金属ゲート導体が配置さ
れる。金属ゲート導体は、多結晶シリコン・ゲートより
も幅広い。自己整合されたキャップ絶縁物はゲート導体
上に設けられる。
【００１４】
【発明の実施の形態】図５は、望ましい結晶配向のいず
れか（例えば＜１００＞）をもつシリコン基板３０のよ
うな半導体基板を示しており、この基板はシリコン柱
（ｂｏｕｌｅ）を切断し、研磨し、続いて従来の結晶成
長技術を用いて作られる。
【００１５】半導体基板中の選択された領域における熱
酸化のような周知の技術によって、又は浅いトレンチ分
離技術によって、半導体基板中に素子分離領域１が形成
される。一般的に素子分離領域は約２０００オングスト
ロームから約６０００オングストロームの厚さである。
【００１６】次に２つの井戸の組合わせが、イオン注入
又は拡散によって形成される。特にＮタイプの井戸２は
Ｎタイプのドーパントのイオン注入又は拡散によって形
成され、このドーパントはシリコン基板の場合リンであ
ってもよく、このＮタイプ・ドーパント添加は、一般に
はイオン注入又は拡散により、約４００ＫｅＶから約８
００ＫｅＶのエネルギ・レベル、及び約１×１０12原子
数／ｃｍ2から約１×１０13原子数／ｃｍ2の線量を用い
て、約８０００オングストロームから約１２０００オン
グストロームの基板深さまで行われる。他のＮタイプ・
ドーパントにはヒ素、及びアンチモンが含まれる。シリ
コン基板のＰタイプ井戸３用のＰタイプ・ドーパントに
はホウ素、アルミニウム、ガリウム及びインジウムが含
まれる。ホウ素を使ったドーパント添加は、約７０Ｋｅ
Ｖから約１５０ＫｅＶのエネルギ、及び約１×１０12原
子数／ｃｍ2から約１×１０13原子数／ｃｍ2の線量を用
いて、約１００００オングストロームの深さまで行われ
る。
【００１７】次に素子分離領域による位置決めに従い、
二酸化ケイ素のようなゲート絶縁層８が、基板の活性領
域上に付着されるか又は成長する。このゲート絶縁層
は、一般には約３０オングストロームから約１２０オン
グストロームの厚さで、好ましくは二酸化ケイ素であ
り、シリコン基板の熱酸化、例えば乾燥した酸素の中で
約８００℃から９００℃の温度で、又は蒸気が混合され
た酸素の中で約７５０℃から８５０℃の温度で加熱する
ことにより形成できる。
【００１８】その後、多結晶シリコンの層９が付着され
る。この多結晶シリコン層９は、一般には約５００オン
グストロームから約３５００オングストロームの厚さで
あり、化学気相蒸着で形成できる。この多結晶シリコン
層９には、イオン注入又は他の手段によってドーピング
することができる。例えばこの場合には、一般にはフォ
トリソグラフィによるマスキング、及びイオン注入を行
うことにより、ウェハの異なる領域に通常のＮタイプ及
びＰタイプ両方のドーピングが行われる。その後ウェハ
はプロセスのこの段階で必要に応じてアニール（ａｎｎ
ｅａｌ）される。このようにゲート・アニールをソース
・ドレイン部分のアニールから分離することは、ソース
・ドレイン接合を更に深くすることなく、ゲート活性化
を改善できる。しかしゲート・ドーパントが活性化され
ると、ゲートＲＩＥは更に困難になり、したがってゲー
ト・エッチング工程の内容に応じて、このステップでド
ーパントのアニールを行わないことも選択できる。ＰＯ
Ｃｌ3を介したドーピング、又は多結晶シリコンの付着
中にその工程中でのドーピングも可能であるが、この手
段によると両方の極性のドーピングをすることが困難に
なるので、それほど魅力的な方法ではない。
【００１９】犠牲ゲート・キャップ層１７が多結晶シリ
コン層９の上に付着される。このゲート・キャップ材料
は好ましくは絶縁材料であるが、必ずしもその必要はな
く、その理由はこの材料が工程の後で除去されるからで
ある。しかしこの材料は、この構造上に引き続いて形成
される周囲の絶縁材料に比べて、速い速度でエッチング
されるように選択されなければならない。
【００２０】層間絶縁材料１６（今後ＩＬＤと記述）に
ＳｉＯ2、もしくはフッ素、リン、ホウ素、又はこれら
の組合わせがドーピングされたＳｉＯ2が選択された場
合は、好ましい犠牲ゲート・キャップ材料はＳｉ3Ｎ4で
ある。他の適切な材料にはＢＮ、ＳｉＯＢＮ及びＳｉＢ
Ｎが含まれるが、これらに限定される訳ではない。この
ことは当分野に知識のある当業者には容易に理解されよ
う。後に付着されるＩＬＤに比較して除去され易いもの
が犠牲絶縁物として選択される。この絶縁材料は、引き
続き行われるゲート・ソース・ドレインに対する熱サイ
クルに耐性があることが必要である。この材料が除去さ
れる間に、ゲート材料及び層間絶縁層が除去されないよ
うに、この材料は選択的にエッチングできることが求め
られる。
【００２１】異なったクラスのＩＬＤに対しては、異な
った犠牲絶縁物、例えば有機材料が選択されることもあ
る。低誘電率のポリアミド、又はテフロンのような他の
有機材料がＩＬＤとして選択されるときは、犠牲絶縁材
料には上に列記した材料、及び更に加えてＳｉＯ2ベー
スの材料が含まれる。
【００２２】ＳｉＯ2ベースのＩＬＤの場合を更に詳細
に考察すると、ゲート・キャップ絶縁物用の材料は好ま
しくはＳｉ3Ｎ4で、一般には約２０００オングストロー
ムから約４０００オングストロームの厚さであり、好ま
しくは約２７００オングストロームから約３３００オン
グストロームの厚さである。
【００２３】犠牲ゲート・キャップ１７及び多結晶シリ
コン・ゲート層９は、その後従来のフォトリソグラフィ
を用いたパターン化技術を用いてパターニングされ、引
き続いて好ましいエッチング法として反応性イオン・エ
ッチングが行われる（図６参照）。反応性イオン・エッ
チングの間犠牲ゲート・キャップ１７は、必要ならその
上面を多結晶シリコン層（示されてない）のような比較
的強固なマスク層で覆うことにより、いかなる不適切な
ライン幅の成長からも守られる。
【００２４】反応性イオン・エッチングには、一般には
絶縁物をエッチングするために、ＣＨＦ3及びＯ2を含む
化学的に反応性のある混合ガスが使われる。この工程は
一般に数百ワットの電力、及び５０ｍＴｏｒｒの気圧下
で行われる。Ｌ．Ｃｈｅｎによる米国特許第４，４９
３，７４５号に開示されているように、放出の終了時判
定が行われ、プラズマ中にＳｉＮ種を検出し、エッチン
グが多結晶シリコンに達し、検出されるＳｉＮが減少し
た時点でエッチングを終了させる。絶縁物エッチング用
の他の適切な化学物質としては、ＣＨＦ3をＮＦ3又はフ
ッ素を含む他の化合物で置換した物質が含まれる。
【００２５】絶縁キャップ材料のエッチングの後、多結
晶シリコンがエッチングされる。多結晶シリコンのエッ
チングはＨＣｌ、Ｈｅ及びＯ2の化学物質中で、２０ｍ
Ｔｏｒｒ以下の気圧、及び１００ワットから２００ワッ
トの範囲の電力を使って行われる。この場合には、ゲー
ト酸化物上で放出の終了時判定として、Ｃｌのシグナル
が計測される。代替の方法として、絶縁キャップが除去
された後レジストを除去できるときは、ＨＢｒガスを１
００ワットから２００ワットの範囲の電力、１０ｍＴｏ
ｒｒ以下の気圧を用いて行われる。いずれの場合でも、
２つのエッチング・ステップが連結された装置（例えば
共通の高真空の中心操作装置に接続された複数の処理
室）で実施され、多結晶シリコン表面がエッチング前に
大気にされされないようにすることが望ましい。このこ
とにより、ＳｉＯ2を非常に低速にエッチングするエッ
チング用化学物質（上記に開示されているようなもの）
が使用可能となる。この手順は、図６に示されているよ
うに個々のＣＭＯＳチャネルの位置決めをする。
【００２６】反応性イオン・エッチングの残留物を除去
する従来の化学洗浄、及び再酸化層１０を形成するため
の酸化が実行される。化学洗浄には希薄ＨＦによるエッ
チング、及び硫酸と過酸化水素の混合物中、又は他の酸
性もしくはアルカリ性の過酸化水素混合物中でのエッチ
ングが含まれる。
【００２７】ＮタイプＦＥＴ及びＰタイプＦＥＴのソー
ス領域及びドレイン領域４及び６が、イオン注入及びア
ニール、又は従来の熱拡散工程によって形成される（図
７参照）。このドーピングは、ＰタイプＦＥＴに対して
はホウ素、アルミニウム、ガリウム、又はインジウムの
ようなＰタイプのドーパントを用い、約１×１０15原子
数／ｃｍ2から約５×１０15原子数／ｃｍ2の線量で、約
１０ＫｅＶのホウ素イオン注入エネルギで行われる。Ｎ
タイプＦＥＴに対してはリン、ヒ素又はアンチモンのよ
うなドーパントが用いられ、ヒ素の場合は、約３×１０
15原子数／ｃｍ2の線量、約２５ＫｅＶのイオン注入エ
ネルギが採用される。アニールは、一般には約９５０℃
から約１１００℃の温度で、更に代表的には約１０００
℃から約１０５０℃の温度で行われる。
【００２８】次にゲート側壁スペーサ１８が、化学蒸着
及び引き続く反応性イオン・エッチングによって形成さ
れる。側壁は、一般的には約５００オングストロームか
ら約２０００オングストロームの厚さである。側壁スペ
ーサの材料の選択に当っては、スペーサが犠牲タイプの
ものであるときは、上記のゲート・キャップに対するも
のと同じ考慮がなされる。後述のある実施例では、この
スペーサが犠牲タイプである必要がない。しかしこの例
は最も好ましくない実施例であり、その理由はゲート導
体がゲート自身よりも狭くなるからである。上記の反応
性イオン・エッチングで採用される方法は、Ｅｐｈｒａ
ｔｈに付与された米国特許第４，２８３，２４９号に開
示された技術、又はＣＨＦ3（又は他のフッ化炭化水
素）及びＯ2（又はＣＯのような種を含む他の酸素）の
混合ガスを採用するこの技術を応用して用い、数百ワッ
トの電力を使って行われる。エッチング中にプラズマか
ら放出されるＳｉＮのスペクトル線に基づいた放出終了
時判定が、一般にＳｉ3Ｎ4のエッチング完了を決定する
ために使われる。このような反応性イオン・エッチング
は、基板よりも速く窒化物を選択的にエッチングする。
ゲート側壁スペーサは、ソース・ドレイン延長部にハロ
ー（ｈａｌｏ）、すなわち薄くドーピングされたドレイ
ン５、７（以降ＬＤＤと記述する）を提供する。ＬＤＤ
ハロー又はソース・ドレイン延長部の工程が終了した
後、必要ならば上で詳細に述べた第１のスペーサと同じ
処理を行って、追加のスペーサ１１を形成することもで
きる。このスペーサの形成は、一般にはゲート側壁スペ
ーサとして既に存在しているものに追加してスペーサの
幅が必要になるときのみに行われる。実用的な目的に合
う最大の全スペーサ幅は、犠牲ゲート・キャップ１７を
含むゲート・スタックの高さの約１／２である。ゲート
にスペーサを加えた幅は、最終的に引き続き形成される
ゲート導体の幅を決定する。スペーサの幅は広いほどよ
い。しかしこれは十分なソース及びドレインの接触面積
を確保するために制限される。図８は実用的に最も幅が
広いゲート・スタックを示す。
【００２９】次に層間絶縁物１６がウェハー全体を覆う
ように付着される。絶縁層１６の厚みは、少くともゲー
ト・スタックの高さに等しいかそれよりも厚くてもよ
い。層間絶縁材料は、化学機械的研磨、又は他の既知の
技術のいずれかを用いて、ゲート・スタックの上部と同
じ高さに平坦化できるようなものが選ばれる。このよう
な材料は、犠牲ゲート・キャップ材料及び犠牲スペーサ
材料に対して、低速でエッチングされるものでなければ
ならない。こうした材料の例としては犠牲絶縁物として
窒化ケイ素が用いられるとき、ＴＥＯＳベースの酸化物
があり、これはＯ3（オゾン）との混合物の中のテトラ
エチル・オルトケイ酸塩（以降ＴＥＯＳと記述する）か
ら約４００℃の温度で付着される酸化物である。他の適
切な材料にはリン、ホウ素、フッ素もしくはこれらの混
合物をドーピングされたＴＥＯＳ・オゾン・ベースの酸
化物、又は流動性酸化物もしくはスピン・オン酸化物が
ある。第２のクラスのＩＬＤには、スピン・オン技術又
は化学蒸着によって付着できるポリアミド、及び他のフ
ッ化炭化水素が含まれる。このクラスの酸化物は、前記
のように犠牲絶縁層としてＳｉＯ2ベースの材料の使用
を可能にする。
【００３０】層間絶縁物１６のくぼみを防ぐために、通
常の方法としてこの領域にダミーのゲート構造を配置す
る。この技術は、工程中のゲートの位置決め段階で追加
のゲート構造をパターン化することを含み、この構造は
ウェハの分離領域１の上に置かれる。そのような理由か
ら、これらの構造はＵＬＳＩ回路中で何の電気的目的を
もたず、その代りにチップ上に分布されるゲート形状の
均一なパターン・ファクタを提供し、ＩＬＤのより均一
な平坦化を可能にする。平坦化の結果、犠牲キャップ材
料及び犠牲側壁分離材料のいく分かも除去される。
【００３１】次に犠牲ゲート・キャップ１７が除去され
る。この除去と同時に犠牲側壁が完全除去されるか、部
分的に除去されるか、又はそのまま残される。犠牲ゲー
ト・キャップの除去は、層間絶縁物、ゲート多結晶シリ
コンに対して、更に特別な例においてはソース及びドレ
インの材料に対して、選択的に実行される。犠牲ゲート
・キャップの除去は、反応性イオン・エッチングのよう
な乾式エッチング、又は湿式エッチングによって行うこ
とができる。スペーサ形成用として上記で開示したいか
なる窒化物のエッチング用化学物質中でも、特に好まし
い除去プロセスは反応性イオン・エッチングである。こ
れらの化学物質はＳｉ及びＳｉＯ2に対して穏やかな選
択性をもつ。Ｊ．Ａ．Ｂｏｎｄｕｒの米国特許第４，８
３２，７８７号に開示されているように、Ｃｌ2／Ｏ2混
合ガス中でエッチングを行うことにより、選択性を改善
できる。この特別のエッチング・プロセスは、ＳｉＯ2
に対しＳｉ3Ｎ4を非常に速い速度でエッチングするが、
Ｓｉの上でエッチングは止らない。この化学物質が用い
られるときは、薄い（約１００オングストローム）Ｓｉ
Ｏ2の層が、ゲート形成層９と犠牲絶縁物１７との間に
前もって付着される必要がある。このＳｉＯ2層は、Ｓ
ｉ3Ｎ4のエッチングに対して良好な停止層となり、又こ
の層は希薄ＨＦ中での湿式エッチング又は乾式エッチン
グ・プロセスによって除去できる。
【００３２】本発明の最も好ましくない実施例では、犠
牲ゲート・キャップ材料のみが除去され、側壁のスペー
サはそのまま残される。この場合には、側壁スペーサ材
料は、犠牲タイプでないものが選択されなければならな
い。そのような材料の１つはＳｉＯ2である。この条件
下では、多結晶シリコン・ゲート及び層間絶縁物に対
し、犠牲ゲート・キャップ材料の選択的エッチングが行
われ、ゲート多結晶シリコンの上部でエッチングは自動
的に停止する。この実施例は、ゲート導体の幅がゲート
多結晶シリコンの幅に等しいか、又はそれより狭くなる
ので、最も好ましくない。
【００３３】代替の実施例においては、犠牲ゲート・キ
ャップ層は完全に除去される一方で、側壁スペーサは部
分的にのみエッチングされる。この実施例においては側
壁スペーサは犠牲タイプであり、上記のように窒化ケイ
素、又は他の、ＳｉＯ2及び多結晶シリコンに対して選
択的にエッチングされる材料のような、犠牲ゲート・タ
イプの材料と同様のものである。この実施例を実現する
に当り、選択的エッチング（多結晶シリコン及び層間絶
縁物に対して選択的）は計時タイプのエッチング、又は
放出終了時判定エッチングであり、多結晶シリコンの上
部が露出されたことが保証される幾分の超過エッチング
である。しかしソース／ドレイン領域は露出されてない
ことが保証されるように限定もされている。この実施例
は最大幅のゲート導体を実現する。
【００３４】更に別の実施例では、犠牲ゲート・キャッ
プ及び側壁スペーサが双方とも完全に除去される。この
実施例では側壁スペーサは犠牲タイプであり、犠牲ゲー
ト・キャップ材料と同様な材料である。この状況におい
て選択的エッチング（多結晶シリコン・ソース／ドレイ
ン領域、及び層間絶縁物に対して選択的）は、多結晶シ
リコン、ならびにソース及びドレイン領域の上部で停止
する。この代替の実施例を採用するときは、引き続き付
着されるゲート導体の内張り層は、ゲート多結晶シリコ
ン側壁と層間絶縁物との間のスペース厚みの少くとも約
半分の厚みで付着されねばならない。これは露出したソ
ース及びドレイン領域を引き続き付着されるゲート導体
から保護するためである。この実施例は、ゲート導体
を、少くとも内張り層厚みの２倍ほど、ゲート多結晶シ
リコンよりも幅広く形成することを可能にする。
【００３５】上記のように後の２つの実施例では、犠牲
ゲート・キャップ及びスペーサの除去に続いて、導体内
張り側壁の付着、及び反応性イオン・エッチングの組合
わせが実行される。この導体内張り側壁用の適切な材料
には、窒化ケイ素が含まれる。他の適切な材料としては
二酸化ケイ素、窒化ホウ素、又は共形的に付着できスペ
ーサ形成のためにエッチングできる他の絶縁材料があ
る。スペーサ材料がＳｉ3Ｎ4であるときは、実行される
スペーサ用ＲＩＥ工程は、上記の犠牲タイプ・スペーサ
形成に採用されたものと同様の工程にできる。
【００３６】必要ならばゲート多結晶シリコンは、前記
のような事前のドーピングではなく、工程のこの段階で
ドーピングしてもよい。この段階でドーピングが行われ
るときは、この部分はその後でアニールも行われる。ア
ニールは約９００℃から約１１００℃の温度で、約５秒
から約６０秒の間行われ、ゲート酸化膜へのドーパント
の浸透が最少になるように制御される。これは、ゲート
酸化膜を通して素子のチャネル領域へドーパントが移動
して、その結果制御できない素子動作を引き起こす可能
性を減少させる有益な手段である。
【００３７】チタン、タンタル、アルミニウム、又はタ
ングステン、及び銅のような他の適切な金属のゲート導
体１３が付着され、その後平坦化される。付着は化学蒸
着、スパッタ付着、蒸着、又はメッキなどの従来の方法
で行うことができる。更にこの付着は全体付着、又は選
択的付着のいずれでもよい。タングステンを付着させる
１つの好ましい方法は、約４００℃の温度におけるＷＦ
6のシラン及び水素還元によるＣＶＤである。揮発性の
フッ化物種が、下部にある多結晶シリコン及びシリコン
と反応するのを防ぐために、スパッタリングで形成され
る数百オングストロームの厚さのＴｉ／ＴｉＮの障壁層
を先ず付着させてもよい。平坦化は反応性イオン・エッ
チングのエッチバック、又は化学機械的研磨（ＣＭＰ）
もしくは他の既知の技術のいずれかで行うことができ
る。ＣＭＰは、一般にはｎｍサイズのアルミナのような
研磨粒子を含む酸性のスラリ（ｓｌｕｒｒｙ）を使って
タングステンの表面を研磨することを含む。
【００３８】次にこのゲート導体は選択的に掘り込まれ
てトレンチが形成され、その中にゲート・キャップ絶縁
物が引き続き埋め込まれ、そして平坦化される。好まし
くはこの掘り込みは、必要なキャップ絶縁物の厚さにほ
ぼ等しい深さまで行われる。例えば導体にタングステン
が用いられるときは、４００ワットの電力及び約１００
ｍＴｏｒｒの気圧の下で、ＳＦ6と酸素の混合ガスを用
い、酸化物及び窒化物に対しての選択性が大きい掘り込
みが行われる。
【００３９】次の段階でキャップ絶縁物層１４が全体的
に付着される。好ましくはキャップ絶縁物の厚さは、掘
り込み深さの約１倍から１．５倍である。適切なキャッ
プ絶縁物は窒化ケイ素である。その後所望のキャップを
形成するために、付着部分には化学機械的研磨が行われ
る。
【００４０】次に追加の層間絶縁物１２が付着され、必
要ならば平坦化される。
【００４１】上記の手順に従って、本発明のＣＭＯＳゲ
ート・スタック構造ができ上がる。
【００４２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４３】（１） ＣＭＯＳのゲート構造を製作する
方法であって、（ａ） 半導体基板中に素子分離領域を
形成するステップと、（ｂ） 前記半導体基板中にイオ
ン注入又は拡散によってＮタイプ井戸領域、及びＰタイ
プ井戸領域を形成するステップと、（ｃ） 前記素子分
離領域によって位置決めされた活性領域上にゲート絶縁
層を形成するステップと、（ｄ） 前記ゲート絶縁層上
にゲート形成層を設けるステップと、（ｅ） 前記ゲー
ト形成層をドーピングするステップと、（ｆ） 前記ゲ
ート形成層の上に、後に形成される周囲の絶縁材料より
速くエッチングされる犠牲ゲート・キャップを付着させ
るステップと、（ｇ） 前記犠牲ゲート・キャップ及び
前記ゲート形成層をエッチングすることにより、個々の
ゲート・チャネル領域を位置決めするステップと、
（ｈ） イオン注入又は拡散によりソース領域、及びド
レイン領域を形成するステップと、（ｉ） 少くともゲ
ート・スタック層の高さに等しい深さまで層間絶縁材料
を付着させることにより、前記犠牲ゲート・キャップ及
び前記ゲート形成層の垂直の側面に犠牲ゲート側壁スペ
ーサを形成するステップと、（ｊ） 前記層間絶縁材料
を平坦化するステップと、（ｋ） 前記犠牲ゲート・キ
ャップを除去するステップと、（ｌ） 前記犠牲ゲート
側壁スペーサの少なくとも一部を除去するステップと、
（ｍ） 前記ゲート形成層上に自己整合による金属ゲー
ト導体を付着させ、前記金属ゲート導体を選択的にエッ
チングしてトレンチを形成するステップと、（ｎ） 前
記層間絶縁材料よりも緩慢な速度でエッチングされるゲ
ート・キャップ絶縁材料を付着させるステップと、を含
む方法。 （２） 前記半導体基板がシリコンである、（１）に記
載の方法。 （３） 前記ゲート絶縁層が二酸化ケイ素である、
（１）に記載の方法。 （４） 前記ゲート形成層が多結晶シリコンである、
（１）に記載の方法。 （５） 前記犠牲ゲート・キャップが窒化ケイ素であ
る、（１）に記載の方法。 （６） 前記犠牲ゲート・キャップの上部に多結晶シリ
コン層を設けるステップを更に含む、（１）に記載の方
法。 （７） 前記犠牲ゲート側壁スペーサが窒化ケイ素で形
成される、（１）に記載の方法。 （８） 前記犠牲ゲート側壁スペーサがゲート・スタッ
ク高さの約１／２までの幅に形成される、（１）に記載
の方法。 （９） 前記層間絶縁材料が全体を覆うように付着され
る、（１）に記載の方法。 （１０） 前記犠牲ゲート・キャップが少くとも部分的
に除去されるステップを更に含み、前記金属ゲート導体
が前記ゲートよりも幅が広い、（１）に記載の方法。 （１１） 前記犠牲ゲート・キャップを完全に除去する
ステップを更に含み、前記金属ゲート導体が前記ゲート
よりも幅が広い、（１）に記載の方法。 （１２） 前記トレンチが前記ゲート・キャップ絶縁材
料の厚さの１ないし１．５倍の深さである、（１）に記
載の方法。 （１３） 前記ゲート・キャップ絶縁材料が窒化ケイ素
である、（１）に記載の方法。 （１４） 前記ゲート・キャップ絶縁材料が全体を覆う
ように付着される、（１）に記載の方法。 （１５） 前記犠牲ゲート側壁スペーサ材料を部分的に
除去するステップを含む、（１）に記載の方法。 （１６） 前記犠牲ゲート側壁スペーサ材料を完全に除
去するステップを含む、（１）に記載の方法。 （１７） ＣＭＯＳゲート・スタック構造であって、
（ａ） 半導体基板と、（ｂ） 前記基板に設けられた
素子分離領域と、（ｃ） 前記素子分離領域によって位
置決めされた、前記基板の活性領域上に設けられたゲー
ト絶縁層と、（ｄ） 前記ゲート絶縁層上に配置された
多結晶シリコン・ゲートと、（ｅ） 前記多結晶シリコ
ン・ゲート上に、前記多結晶シリコン・ゲートよりも幅
広く自己整合で形成された金属ゲート導体と、を含むゲ
ート・スタック構造。 （１８） 前記基板がシリコンである、（１７）に記載
のゲート・スタック構造。 （１９） 前記素子分離領域が二酸化ケイ素である、
（１７）に記載のゲート・スタック構造。 （２０） 更にゲート・キャップ絶縁物を含む、（１
７）に記載のゲート・スタック構造。
【図面の簡単な説明】
【図１】従来技術を使ったゲート構造の断面概略図であ
る。
【図２】従来技術を使ったゲート構造の断面概略図であ
る。
【図３】従来技術を使ったゲート構造の断面概略図であ
る。
【図４】本発明に従ったＣＭＯＳゲート構造の断面概略
図である。
【図５】本発明に従ってＣＭＯＳゲート構造を製作する
に当っての初期スタック構造を形成する工程を示す断面
概略図である。
【図６】本発明に従ってＣＭＯＳゲート構造を製作する
に当ってのチャネルが位置決めされる工程を示す断面概
略図である。
【図７】本発明に従ってＣＭＯＳゲート構造を製作する
に当ってのＮおよびＰタイプのＦＥＴのソースおよびド
レイン領域が形成される工程を示す断面概略図である。
【図８】本発明に従ってＣＭＯＳゲート構造を製作する
に当ってのゲート側壁スペーサが形成される工程を示す
断面概略図である。
【符号の説明】
１ 素子分離領域 ２ Ｎタイプ井戸 ３ Ｐタイプ井戸 ４ ドレイン領域 ５、７ 薄くドーピングされたドレイン（ＬＤＤ） ６ ドレイン領域 ８ ゲート絶縁層 ９ ゲート多結晶シリコン １０ 再酸化層 １１ 追加ゲート側壁スペーサ １２ 追加層間絶縁層 １３ ゲート導体 １４ キャップ絶縁層 １６ 層間絶縁材料 １７ 犠牲タイプのゲート・キャップ層 １８ ゲート側壁スペーサ ３０ シリコン基板

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】ＣＭＯＳのゲート構造を製作する方法であ
    って、（ａ） 半導体基板中に素子分離領域を形成する
    ステップと、（ｂ） 前記半導体基板中にイオン注入又
    は拡散によってＮタイプ井戸領域、及びＰタイプ井戸領
    域を形成するステップと、（ｃ） 前記素子分離領域に
    よって位置決めされた活性領域上にゲート絶縁層を形成
    するステップと、（ｄ） 前記ゲート絶縁層上にゲート
    形成層を設けるステップと、（ｅ） 前記ゲート形成層
    をドーピングするステップと、（ｆ） 前記ゲート形成
    層の上に、後に形成される周囲の絶縁材料より速くエッ
    チングされる、犠牲ゲート・キャップを付着させるステ
    ップと、（ｇ） 前記犠牲ゲート・キャップ及び前記ゲ
    ート形成層をエッチングすることにより、個々のゲート
    ・チャネル領域を位置決めするステップと、（ｈ） イ
    オン注入又は拡散によりソース領域、及びドレイン領域
    を形成するステップと、（ｉ） 少くともゲート・スタ
    ック層の高さに等しい深さまで層間絶縁材料を付着させ
    ることにより、前記犠牲ゲート・キャップ及び前記ゲー
    ト形成層の垂直の側面に犠牲ゲート側壁スペーサを形成
    するステップと、（ｊ） 前記層間絶縁材料を平坦化す
    るステップと、（ｋ） 前記犠牲ゲート・キャップを除
    去するステップと、（ｌ） 前記犠牲ゲート側壁スペー
    サの少なくとも一部を除去するステップと、（ｍ） 前
    記ゲート形成層上に自己整合による金属ゲート導体を付
    着させ、前記金属ゲート導体を選択的にエッチングして
    トレンチを形成するステップと、（ｎ） 前記層間絶縁
    材料よりも緩慢な速度でエッチングされるゲート・キャ
    ップ絶縁材料を付着させるステップと、を含む方法。
  2. 【請求項２】前記半導体基板がシリコンである、請求項
    １に記載の方法。
  3. 【請求項３】前記ゲート絶縁層が二酸化ケイ素である、
    請求項１に記載の方法。
  4. 【請求項４】前記ゲート形成層が多結晶シリコンであ
    る、請求項１に記載の方法。
  5. 【請求項５】前記犠牲ゲート・キャップが窒化ケイ素で
    ある、請求項１に記載の方法。
  6. 【請求項６】前記犠牲ゲート・キャップの上部に多結晶
    シリコン層を設けるステップを更に含む、請求項１に記
    載の方法。
  7. 【請求項７】前記犠牲ゲート側壁スペーサが窒化ケイ素
    で形成される、請求項１に記載の方法。
  8. 【請求項８】前記犠牲ゲート側壁スペーサがゲート・ス
    タック高さの約１／２までの幅に形成される、請求項１
    に記載の方法。
  9. 【請求項９】前記層間絶縁材料が全体を覆うように付着
    される、請求項１に記載の方法。
  10. 【請求項１０】前記犠牲ゲート・キャップが少くとも部
    分的に除去されるステップを更に含み、前記金属ゲート
    導体が前記ゲートよりも幅が広い、請求項１に記載の方
    法。
  11. 【請求項１１】前記犠牲ゲート・キャップを完全に除去
    するステップを更に含み、前記金属ゲート導体が前記ゲ
    ートよりも幅が広い、請求項１に記載の方法。
  12. 【請求項１２】前記トレンチが前記ゲート・キャップ絶
    縁材料の厚さの１ないし１．５倍の深さである、請求項
    １に記載の方法。
  13. 【請求項１３】前記ゲート・キャップ絶縁材料が窒化ケ
    イ素である、請求項１に記載の方法。
  14. 【請求項１４】前記ゲート・キャップ絶縁材料が全体を
    覆うように付着される、請求項１に記載の方法。
  15. 【請求項１５】前記犠牲ゲート側壁スペーサ材料を部分
    的に除去するステップを含む、請求項１に記載の方法。
  16. 【請求項１６】前記犠牲ゲート側壁スペーサ材料を完全
    に除去するステップを含む、請求項１に記載の方法。
  17. 【請求項１７】ＣＭＯＳゲート・スタック構造であっ
    て、（ａ） 半導体基板と、（ｂ） 前記基板に設けら
    れた素子分離領域と、（ｃ） 前記素子分離領域によっ
    て位置決めされた、前記基板の活性領域上に設けられた
    ゲート絶縁層と、（ｄ） 前記ゲート絶縁層上に配置さ
    れた多結晶シリコン・ゲートと、（ｅ） 前記多結晶シ
    リコン・ゲート上に、前記多結晶シリコン・ゲートより
    も幅広く自己整合で形成された金属ゲート導体と、を含
    むゲート・スタック構造。
  18. 【請求項１８】前記基板がシリコンである、請求項１７
    に記載のゲート・スタック構造。
  19. 【請求項１９】前記素子分離領域が二酸化ケイ素であ
    る、請求項１７に記載のゲート・スタック構造。
  20. 【請求項２０】更にゲート・キャップ絶縁物を含む、請
    求項１７に記載のゲート・スタック構造。
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