JPH08273377A

JPH08273377A - 改良されたｅｅｐｒｏｍとその動作

Info

Publication number: JPH08273377A
Application number: JP6330496A
Authority: JP
Inventors: Eric G Soenen; ジー．ソエネンエリック; Loulis J Izzi; ジェイ．イジーロウリス; Thomas F Adkins; エフ．アドキンズトーマス; Roman Staszewski; スタスゼウスキーローマン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1995-03-21
Filing date: 1996-03-19
Publication date: 1996-10-18
Also published as: US5566110A; TW287320B

Abstract

(57)【要約】【課題】電気的に消去可能なＰＲＯＭ（ＥＥＰＲＯ
Ｍ）において、しきい値電圧が時間と共に変化している
かどうかをテストできるような構造を提供する。【解決手段】この構造は、ＥＥＰＲＯＭセル（Ｍ１、
Ｃ１、Ｃ３とＭ２、Ｃ２、Ｃ４）と、スタティックＲＡ
Ｍ（ＳＲＡＭ）セルを備える。ＣＭＯＳトランジスタの
相補対（Ｍ５、Ｍ６、Ｍ７、Ｍ８）は、ＥＥＰＲＯＭセ
ルを形成するトランジスタ（Ｍ１、Ｍ２）のゲートを、
ＳＲＡＭセルの対応するデータノード（Ｎ１，Ｎ２）
か、固定された読み出しすなわち非ゼロのテスト電圧
（ＶＴＥＳＴ）に接続する。配列を形成したときは、差
動検知回路をすべてのセルに設ける必要はない。ＥＥＰ
ＲＯＭトランジスタ対を組み合わせて列にし、各列は共
通の検知ラッチを共有する。非ゼロテスト電圧により、
各ＥＥＰＲＯＭデバイスの実際のしきい値電圧（Ｖ_T)
を個別に測定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は集積回路の分野の
メモリデバイスに関し、より詳しくは、電気的に消去可
能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）メモリに関
する。

【０００２】

【従来の技術】電気的に消去可能なプログラマブルＲＯ
Ｍ（ＥＥＰＲＯＭ又はＥ²ＰＲＯＭ）のセルは、不揮発
性記憶要素として非常に有用であり、回路内で２回以上
修正できるという利点を持つ。テキサス・インスツルメ
ンツ社に譲渡された以下の米国特許第４，９７９，００
４号、第５，０５３，８３９号、第５，０４５，４８９
号、第５，０４５，４９０号は、ＥＥＰＲＯＭデバイス
に関する。

【０００３】基本的なＥＥＰＲＯＭトランジスタは、従
来型の図１に示す４端子デバイスである。端子ＩＮＯＵ
Ｔ１、ＩＮＯＵＴ２、ＣＯＮＴＲＯＬは、普通の金属酸
化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のド
レン、ソース、ゲート端子に相当する。長期の記憶効果
は、第４端子（ＤＩＦＦＵＳＩＯＮ）の電圧を制御し
て、ＭＯＳＦＥＴのしきい値電圧Ｖ_Tを電気的に変える
ことにより得られる。

【０００４】ＤＩＦＦＵＳＩＯＮ端子に対してＣＯＮＴ
ＲＯＬ入力に大きな正電圧（通常１７Ｖ）を印加する
と、デバイスの有効Ｖ_Tは上がる（通常約５Ｖに）。Ｃ
ＯＮＴＲＯＬ入力に対してＤＩＦＦＵＳＩＯＮ端子に同
じ大きさの電圧（プログラミング電圧Ｖ_PP) を印加する
と、有効Ｖ_Tは下がる（通常約−２Ｖに）。第１の場合
は、ＥＥＰＲＯＭデバイスは「エンハンスメント」モー
ドデバイスに強く変化する。第２の場合は、実質的に
「デプリーション」モードデバイスに変わる。

【０００５】時間と共に、この２つのモードのＶ_Tの差
は、ドリフトのために減少する。そのため、ＥＥＰＲＯ
Ｍセルを差動的にプログラムし、読み出すことが多い、
すなわち２個のＥＥＰＲＯＭデバイスを用いて１ビット
メモリセルを作る。一方は有効Ｖ_Tを上げるようプログ
ラムし、他方は有効Ｖ_Tを下げるようプログラムする。
両デバイスのＶ_Tを（差動的に）比較してセルを読み出
す。この方法は１つのＶ_Tを測定する方法より信頼性が
高い。その理由は、時間と共に２つのＶ_Tが近づく方向
にドリフトする場合でも、両電圧の間には通常少なくと
も数十ミリボルトの差があり、これは差動比較器又はラ
ッチによって非常に信頼度高く分解することができるか
らである。

【０００６】差動ＥＥＰＲＯＭセルをプログラムして読
み出す普通の方法を従来型の図２に示す。プログラムす
るには、ＲＥＡＤ線を低にする。これにより、上側の８
個のトランジスタで形成する相互結合ラッチは使用禁止
になり、ＤＯＵＴ出力は高になる。ノードＡとＢ（ＥＥ
ＰＲＯＭデバイスのドレイン）は浮遊している。

【０００７】従来型の図２に論理１をプログラムするに
は、ノードＤをＶ_PP( １７Ｖ）にし、ノードＤＺを０Ｖ
にする。これによりトランジスタＭ２のＶ_Tは約５Ｖに
上がり、トランジスタＭ１のＶ_Tは約−２Ｖに下がる。
論理０をプログラムするには、ノードＤを０Ｖにし、ノ
ードＤＺをＶ_PPにする。これにより、Ｍ２のＶ_Tは約５
Ｖに上がり、Ｍ１のＶ_Tは約−２Ｖに下がる。

【０００８】読み出しモードでは、従来型の図２のノー
ドＤとＤＺを０Ｖにする。ＲＥＡＤ線がアクセスされる
（論理高すなわちＶ_DDにされる。これは通常約５Ｖであ
る）。これにより相互結合ラッチが使用可能になる（こ
れはＥＥＰＲＯＭデバイスを下側に持つ背面接続ＮＡＮ
Ｄゲートとみることができる）。高いＶ_T( 最大の「エ
ンハンスメント」モード）のＥＥＰＲＯＭデバイスを持
つラッチの側は明らかに論理１の方に強くバイアスされ
ているが、逆側は論理０の方にバイアスされている。し
たがってＲＥＡＤを使用可能にすると、ラッチはプログ
ラムされたデータを正しく読み出す。差動方式により、
トランジスタＭ１とＭ２のＶ_Tが互いに近づく方向にド
リフトする場合でも、データを信頼度高く分解すること
ができる。読み出し動作中は、ＤもＤＺも接地ポテンシ
ャル（０Ｖ）に保つ。

【０００９】数個のＥＥＰＲＯＭセルを組み合わせて大
きな配列を作るには、従来型の図２のセルを従来型の図
３に示す回路を追加して囲むことが多い。この場合は、
ＤＯＵＴは３状態出力である。ＲＥＡＤが論理０（かつ
ＲＥＡＤＺが論理１）のときは、ＤＯＵＴは高インピー
ダンス状態である。ＲＥＡＤが１（かつＲＥＡＤＺが
０）のときは、相互結合ラッチは活動状態になって、Ｄ
ＯＵＴは前のプログラムされたビットの状態を示す。

【００１０】従来型の図３の高インピーダンス特性は、
数個の基本セルを１本の出力線に（通常、すべてのセル
をＥＥＰＲＯＭ配列の１列に）つなぐのに都合がよい。
配列の特定の１行を選択するには、その行の特定のＲＥ
ＡＤ線をアクセスし、他は０のままにする。

【００１１】従来型の図３において、ＮＯＲゲートＮ１
とＮ２は他のセルとは異なる供給電源で動作するが、接
地は共通である。Ｎ１とＮ２は動作電圧が高電圧電源の
Ｖ_PPなので、高電圧デバイスで作る。ＰＲＯＧＺ、Ｄ、
ＤＺは高電圧入力である。配列セルが書き込みモードで
ないときは、Ｖ_PPはＶ_DD( ５Ｖ）であり、ＰＲＯＧＺは
５Ｖである。ＤとＤＺは０Ｖか５Ｖである。その結果、
両ＥＥＰＲＯＭデバイスのＤＩＦＦＵＳＩＯＮ端子とＣ
ＯＮＴＲＯＬ端子は共に０Ｖである。これは読み出しの
通常モードである。

【００１２】従来型の図３のセルに書き込むには、Ｖ_PP
をプログラミング電圧レベル（１７Ｖ）にする。ＤとＤ
Ｚは１７Ｖか０Ｖ（互いに相補）で、ＰＲＯＧＺは０Ｖ
である。ＲＥＡＤは０Ｖで、ＲＥＡＤＺは５Ｖである。
これにより、正しいＶ_Tが各ＥＥＰＲＯＭデバイスにプ
ログラムされる。選択されない行のＰＲＯＧＺはＶ_PPで
ある。従来型の図４は、従来型の図３に示すような従来
のＥＥＰＲＯＭメモリセルを用いたＥＥＰＲＯＭ配列を
示す。これはテキサス・インスツルメンツ社製で、デバ
イス型番はＳＮ７７７１５およびＳＮ１０４０９３であ
る。

【００１３】

【発明が解決しようとする課題】従来型の図２のセルの
欠点は、プログラミングの後で両ＥＥＰＲＯＭトランジ
スタのＶ_Tを測定する便利な方法がないことである。プ
ログラムされた電圧が完全かどうかを時間と共に決定す
るには、Ｖ_Tを測定できることが重要である。一方のト
ランジスタのＶ_Tが他方より十分高い限り（一方のデバ
イスが正のＶ_Tを持ち、すなわちエンハンスメントモー
ドで動作し、他方が負のＶ_Tを持つ、すなわちデプリー
ションモードで動作するのが理想的）、データを正しく
読むことができる。

【００１４】しかし時間と共に、差動セルのＶ_Tは互い
に近づく方向にドリフトして、プログラムされたデータ
が信頼できなくなる（データ保持損失すなわちＤＲＬ）
ことが知られている。製品が長期間（たとえば１０年）
にわたってプログラムされたデータを保持することを保
証するためには、製品を顧客に出荷する前に、回路に使
用されているすべてのセルのＶ_Tの差を測定することが
重要である。

【００１５】さいの目に切った基板、即ちウエーハ上
に、限られた数のテスト構造を設ける方法が考えられ
る。このテスト構造のＶ_Tの測定値は（プログラミング
の後で）、配列全体を代表すると見てよい。しかしこの
簡易法（主配列セルは測定回路を含まない）は明らかに
劣っている。その理由は、ほとんどすべてのセルのプロ
グラミング特性は良いが１個か２個は劣ることがあるか
らである。

【００１６】したがってこの発明の目的は、各ＥＥＰＲ
ＯＭセルのしきい値電圧を個別に測定できるＥＥＰＲＯ
Ｍを提供することである。この発明の他の目的と利点
は、以下の説明と図面を参照すれば当業者には明らかで
ある。

【００１７】

【課題を解決するための手段】改良されたセルを用いる
と、回路を追加して複雑にすることなく、配列に用いる
すべてのＥＥＰＲＯＭデバイスのＶ_Tしきい値を測定す
ることができる。ＥＥＰＲＯＭセル（２個のＥＥＰＲＯ
Ｍトランジスタ）と従来型のスタティックＲＡＭセル
（２個の背面接続ＣＭＯＳインバータと２個のＮＭＯＳ
パストランジスタ）とを組み合わせる。ＲＡＭセルは、
各列に２本のデータ線を用いて、従来の方法で配列す
る。これにより、高速アクセス一時データ記憶が与えら
れる。２個の相補形ＣＭＯＳスイッチを用いて、ＥＥＰ
ＲＯＭデバイスのゲートを、ＲＡＭセルの対応するデー
タノードか（プログラムモード）、固定した読み出しま
たはテスト電圧に（読み出しモード）接続する。全ＥＥ
ＰＲＯＭ配列のプログラミングは、プログラムモード中
にＲＡＭセルへの供給電圧を上げることにより行う。個
別のＥＥＰＲＯＭセルの読み出しは配列の１列に共通の
差動読み出し線により行い、差動ラッチを用いて検知す
る。

【００１８】従来の方法とは対照的に、補助ＲＡＭセル
（「シャドーＲＡＭ」）を各ＥＥＰＲＯＭデバイス対に
追加する。シャドーＲＡＭをレベルシフタとして用い
て、（高い）プログラミング電圧を与える。差動検知回
路はすべてのセルに設けるわけではない。ＥＥＰＲＯＭ
トランジスタ対を結合して列にし（ＮＭＯＳパストラン
ジスタにより）、各列は共通の検知ラッチを共用する。
固定したテスト電圧を用いて、差動セル内のＶ_Tの差を
検知する。従来のセルとは異なり、この電圧は０Ｖであ
る必要はない。テスト電圧を掃引することにより、各Ｅ
ＥＰＲＯＭデバイスの実際のＶ_T値を個別に測定するこ
とができる。

【００１９】この方法により、配列は一層小型になり、
一斉プログラミングによりプログラム時間が短くなるの
でプログラミングが容易になり、マイクロコントローラ
にインターフェースするのが容易になる。ＥＥＰＲＯＭ
を用いない場合は、シャドーＲＡＭは通常のＲＡＭセル
として用いることができる。非ゼロの検知電圧を用いる
ので、論理状態の読み出しの信頼性が上がる。個別のＶ
_Tの絶対値を読み出すことができる。これは信頼性と寿
命を監視するのに重要である。

【００２０】

【発明の実施の形態】

【実施例】図５は改良されたＥＥＰＲＯＭセルを示す。
Ｖ_PPが５Ｖ（公称Ｖ_DD) でＰＲＯＧＺが０Ｖのときは、
ＮＯＲゲートＮ１とＮ２は静的ラッチ（１ビットのスタ
ティックＲＡＭセル）として動作する。このＲＡＭセル
（本質的に揮発性）はＲＯＷ＿Ｌ線をＶ_DD( 論理１）に
することによりアクセスすることができる。これによ
り、パストランジスタＭ３とＭ６は使用可能（高電圧）
になる。このラッチは、普通のスタティックＲＡＭ（Ｓ
ＲＡＭ）セルと同様に書き込みまたは読み出しを行うこ
とができる。

【００２１】図５において、ＰＲＯＧＺ＝Ｖ_PP( ５Ｖか
１７Ｖ）のときは、ラッチ出力ＤおよびＤＺは接地に引
かれる。パストランジスタＭ２とＭ５を使用可能にする
と、２個のＥＥＰＲＯＭデバイスＭ１とＭ４にアクセス
することができる。ＳＲＡＭに書き込むには、ＰＲＯＧ
Ｚ＝０Ｖ、Ｖ_PP＝５Ｖ、ＲＯＷ＿Ｌ＝５Ｖ、ＲＯＷ＿Ｅ
＝Ｘにする。外部のＮＭＯＳデバイスを用いてＤＬＺ
（１用）またはＤＬ（０用）を接地に引くことにより、
セルに書き込む。（注：Ｍ３とＭ６を通してＮ１とＮ
２の入力を無効にするためには、Ｎ１とＮ２を正しい大
きさにしなければならない）。

【００２２】図５のＳＲＡＭを読み出すには、ＰＲＯＧ
Ｚ＝０Ｖ、Ｖ_PP＝５Ｖ、ＲＯＷ＿Ｌ＝５Ｖ、ＲＯＷ＿Ｅ
＝Ｘにする。外部の検知増幅器を用いて、または用いず
に、普通のＳＲＡＭと同様にこのセルを読み出す。検知
増幅器を用いない方法では、ＲＯＷ＿Ｌを表明する前
に、ＤＬ線とＤＬＺ線を予備充電して高にする。ＲＯＷ
＿Ｌを表明するとＭ３とＭ６はオンになり、ＤＬまたは
ＤＬＺはラッチにより０にされる。

【００２３】図５のＥＥＰＲＯＭに書き込むには、ＰＲ
ＯＧＺ＝０Ｖ、Ｖ_PP＝１７Ｖ、ＲＯＷ＿Ｌ＝Ｘ、ＲＯＷ
＿Ｅ＝０にする。Ｖ_PPを５Ｖから１７Ｖに上げると、Ｓ
ＲＡＭラッチＮ１とＮ２の以前の状態に従って、２個の
ＥＥＰＲＯＭデバイスの一方は高いＶ_Tに、他方は低い
Ｖ_Tにプログラムされる。言い換えると、Ｖ_PPを５Ｖか
ら１７Ｖに上げると、ＳＲＡＭの内容がＥＥＰＲＯＭセ
ルに写される。従来の方法とは異なり、改良されたセル
の全配列は、同時にＥＥＰＲＯＭにプログラムする（一
斉プログラミング）ことができる。

【００２４】図５のＥＥＰＲＯＭを読み出すには、ＰＲ
ＯＧＺ＝Ｖ_PP( 通常５Ｖ）、ＲＯＷ＿Ｌ＝Ｘ、ＲＯＷ＿
Ｅ＝５Ｖにする。ＰＲＯＧＺを高にすると、ＳＲＡＭラ
ッチの２つの出力、ＤとＤＺは接地される。パストラン
ジスタＭ２とＭ５はオンになり、これによりＥＥＰＲＯ
Ｍドレンを列読み出し線ＤＥとＤＥＺに接続する。図６
に示すように外部の相互結合ラッチ（従来の各ＥＥＰＲ
ＯＭセルに用いているような）を用いて、Ｍ１とＭ４の
間のＶ_Tの差を検知し、データを読み出すことができ
る。注意すべきことは、ＥＥＰＲＯＭセルを読み出すと
対応するＳＲＡＭ位置のデータが失われることである。
しかし多くの場合、これは大きな欠点ではない。

【００２５】図７は、図５のＥＥＰＲＯＭセルをメモリ
マップ（たとえばマイクロコントローラ構成用）にする
方法を示す。この構成では、ＳＲＡＭとＥＥＰＲＯＭは
別個のアドレスを持つ。すなわち２つの内どちらも読み
出し動作でアクセスすることができる。というのは、Ｒ
ＯＷ＿Ｌ用とＲＯＷ＿Ｅ用に、別個の復号された行線が
あるからである。ＳＲＡＭの位置を読み出す必要がなけ
れば、ＲＯＷ＿ＬとＲＯＷ＿Ｅを組み合わせて１つの線
ＲＯＷにすることができる。この場合は、異なる動作モ
ードを生成するには行デコーダで次の真理値表を用いな
ければならない。モード行ＰＲＯＧＺＶ_PP ＳＲＡＭ書き込み５Ｖ０Ｖ５Ｖ（ＳＲＡＭ読み出し５Ｖ０Ｖ５Ｖ）ＥＥＰＲＯＭ書き込み０Ｖ０Ｖ１７ＶＥＥＰＲＯＭ読み出し５Ｖ５Ｖ５ＶＮＯＯＰ（無動作）０Ｖ０Ｖ５Ｖ

【００２６】図７に示す構成では、Ｖ_PPとＰＲＯＧＺは
全配列に共通である。したがってセルの一斉プログラミ
ングが行われ、１つのＥＥＰＲＯＭセルを読み出す度に
すべてのＳＲＡＭデータが失われる。しかしこれを別の
形に変更することもできる。たとえば、ＰＲＯＧＺを行
毎に復号するようにすれば、その行のＥＥＰＲＯＭデー
タを読み出すとその同じ行のＳＲＡＭデータだけが失わ
れる（たとえば１行は１バイトを表す）。ＰＲＯＧＺを
行毎に復号する場合でも、すべてのＥＥＰＲＯＭセルを
一斉にプログラミングすることは可能である。

【００２７】上に述べた改良法の利点は次の通りであ
る。ユニットセルが小さい（６トランジスタ＋２ＮＯＲ
ゲート。従来は１４トランジスタ＋２ＮＯＲゲート）行デコーダ（低電圧）だけ。従来は低電圧＋高電圧デコ
ーダ。ＳＲＡＭセルは組み込み。行全体の読み出し／書
き込みバッファを追加する必要はない。ＥＥＰＲＯＭの
プログラム中でなければ、ＳＲＡＭを他の目的に使って
よい。全配列を同時に一斉プログラミングすることがで
きる。正しくプログラミングするためには高電圧Ｖ_PPを
数ミリ秒印加すればよいので（読み出しの場合は１マイ
クロ秒以下であるが）、配列をプログラムするときに時
間を大幅に節約できる。またこの新しい配列法はＥＥＰ
ＲＯＭセルのメモリマッピングに非常に適している（マ
イクロコントローラ応用）。

【００２８】１個のＭＯＳトランジスタでは、ゲート電
圧Ｖ_GSが変動しているときでも、ドレン・ソース電圧を
ほぼ一定に保ってＶ_Tを測定することができる。ドレン
・ソース電圧Ｖ_DSが十分大きくてトランジスタを飽和状
態に保てる場合（Ｖ_DS> Ｖ_GS−Ｖ_T) は、Ｖ_GSとドレン
電流Ｉ_Dの関係はほぼ次の二次式で表わされる。

【数１】

【００２９】エンハンスメントモードのトランジスタの
場合（Ｖ_T> ０）は、Ｖ_Tは、ドレン電流がかなり流れ
始める電圧として容易に検出することができる。しかし
デプリーションモードのトランジスタの場合（Ｖ_T<
０）にこの方法を用いるには、負のＶ_GS電圧を与える必
要がある。しかしこれは、ソースがすでに最低ポテンシ
ャルになっている回路では困難である。

【００３０】したがって、測定は外挿で行うことが多
い。いくつかのＶ_GS値に対するＩ_Dを記録する。Ｉ_Dの
平方根はＶ_GSにほぼ比例するので、図８と図９に示す線
形外挿によりＶ_Tを容易に得ることができる。

【００３１】ＥＥＰＲＯＭデバイスが普通のＭＯＳトラ
ンジスタと異なる点は、追加の「拡散(diffusion) 」端
子を持つことである。ゲートと拡散の間に十分大きな電
圧を印加すると、Ｖ_Tが変わる（「プログラミン
グ」）。したがってＶ_Tを測定している間は拡散とゲー
トが同じポテンシャルになるように、ＥＥＰＲＯＭデバ
イスを作らなければならない。

【００３２】図１０は、この発明の好ましい実施態様を
示す図である。高電圧インバータＮ１とＮ２は有効なス
タティックＲＡＭセルを形成し、行選択トランジスタＭ
９とＭ１０を通して共通の列線ＤＡＴＡとＤＡＴＡＺに
接続する。

【００３３】図１０のトランジスタＭ１とＭ２はＥＥＰ
ＲＯＭラッチデバイスである。これらは、前に説明した
ように行選択トランジスタＭ３とＭ４を通して読み出す
ことができる。そのためには、Ｍ１とＭ２のゲートと拡
散を接地ポテンシャルに接続する必要がある。これを行
うには、ＰＲＯＧＺ線を５Ｖに、Ｖ_TＥＳＴ線を０に、
Ｖ_PPを５Ｖにする。各電圧をこのようにすると、ＮＭＯ
Ｓ多重化スイッチＭ５とＭ８はオンになり、ＰＭＯＳス
イッチＭ６とＭ７（そのバックゲートはＶ_PP)はオフに
なる。コンデンサＣ１とＣ２はコンデンサＣ３とＣ４よ
り大きく、この好ましい実施態様では約１０倍である。
トランジスタＭ１とＭ２は薄いゲート酸化物（約１００
Ａ）を持ち、これによりそのゲートは浮遊する。小さい
方のコンデンサＣ３とＣ４のほとんどの電圧は落ちる。
トランジスタＭ１とＭ２のゲート酸化物はトンネル効果
を持ち、大きい方のコンデンサＣ１とＣ２を充電する。
電圧が落ちると、トンネリングは止まってゲートは浮遊
する。

【００３４】図１０のＥＥＰＲＯＭラッチをプログラム
するには、ＰＲＯＧＺを低にする。これによりＥＥＰＲ
ＯＭトランジスタの端子は、ＶＴＥＳＴではなくスタテ
ィックＳＲＡＭセルに接続する。Ｖ_PPを必要なプログラ
ミング電圧（１２〜１７Ｖ）にすると、インバータ出力
電圧はＥＥＰＲＯＭデバイスをプログラムするのに必要
なレベルに上がる。ＰＭＯＳトランジスタ（Ｍ６、Ｍ
７）をスイッチとして用いることは問題ない。その理由
は、高レベル（Ｖ_PP) は正しく通過し、低レベルはＰＲ
ＯＧＺを表明する前からＥＥＰＲＯＭゲートにすでにあ
るからである。

【００３５】図１０のデバイスにおいてＰＲＯＧＺとＶ
_PPを同じポテンシャル（通常５Ｖ）にすると、トランジ
スタＭ１とＭ２のゲートと拡散はテスト電圧ＶＴＥＳＴ
に接続する。Ｅ＿ＲＤを活動状態にすると（ＥＥＰＲＯ
Ｍセルのその特定の行を選択するため）、Ｍ１とＭ２の
Ｉ_D電流はＤＡＴＡ線とＤＡＴＡＺ線に流れ、これを用
いてＶ_Tを測定することができる。注意することは、ト
ランジスタＭ１とＭ２に正しく通すためには、ＶＴＥＳ
Ｔは０ＶとＰＲＯＧＺより１ＮＭＯＳＶ_T低い電圧と
の間になければならないことである。±４Ｖを超えるＶ
_Tを測定する必要がある場合は、ＰＲＯＧＺは５Ｖより
高くしなければならない。

【００３６】図１０のデバイスの動作モードの真理値表
を次に示す。モードＥ＿ＲＤＳ＿ＷＲＰＲＯＧＺＶＴＥＳＴＶ_PP ＳＲＡＭ書き込み０Ｖ５Ｖ５ＶＸ５ＶＳＲＡＭ読み出し０Ｖ５Ｖ５ＶＸ５ＶＥＥＰＲＯＭプログラム０Ｖ０Ｖ０ＶＸ１２〜１７ＶＥＥＰＲＯＭ読み出し５Ｖ０Ｖ５Ｖ０Ｖ５ＶＩＤＬＥ０Ｖ０Ｖ５Ｖ０Ｖ５ＶＶ_TＴＥＳＴ５Ｖ０Ｖ５Ｖ（掃引）５Ｖ注：構造をパワーアップしてＰＲＯＧＺ＝Ｖ_PP にしなければならない。

【００３７】図１０の利点のいくつかを以下に示す。こ
の構造により、配列内のどのトランジスタのＶ_Tも測定
することができる。トランジスタの数が少ない（８ＮＭ
ＯＳ、４ＮＭＯＳ、２ＥＥＰＲＯＭで合計１４個）スタティックＲＡＭはＥＥＰＲＯＭラッチとは無関係に
読み出しと書き込みを行うことができる。ＥＥＰＲＯＭ
データを読み出してもＳＲＡＭデータは失われない。や
はり一斉プログラミングが可能である。

【００３８】図１０で、ＥＥＰＲＯＭデータを読み出す
のに用いる差動ラッチを用いて、ＳＲＡＭデータも読み
出すことができる。これを実現したのが図１１で、ここ
ではいくつかの列を検知増幅器に接続している。図１１
で注意すベきことは、簡単のために、寄生容量の初期電
圧を等しくするために用いられるリセット回路が図示さ
れていないことである。

【００３９】図１０の構造では、両ＥＥＰＲＯＭトラン
ジスタが正のＶ_T( 両トランジスタともエンハンスメン
ト）になると、定義されないデータが得られる可能性が
まだある。この場合、両方のゲートを接地ポテンシャル
（０Ｖゲート電圧および０Ｖ拡散電圧）にしてこの構造
を読み出すと、両方のＥＥＰＲＯＭトランジスタがオフ
になる。つまりラッチが決定されない。この問題の解決
法は、読み出し中はしきい値「テスト」電圧ＶＴＥＳＴ
線を０Ｖより高い或るポテンシャルにすることであろ
う。これにより、読み出し中はＥＥＰＲＯＭトランジス
タの少なくとも一方（可能性の高いのは両方）がオンに
なり、正しく差を読み出す。

【００４０】図１０の差動ＥＥＰＲＯＭセルを正しく読
み出すには、列線（ＤＡＴＡとＤＡＴＡＺ）の寄生容量
を必ず中和しなければならない。そうしないと、前の読
み出しおよび書き込み動作のときに蓄えられたＤＡＴＡ
線とＤＡＴＡＺ線の電荷のために、読み出しラッチの決
定が間違う可能性がある。読み出しを行う前に関連する
列のＤＡＴＡ線とＤＡＴＡＺ線を共通電圧に予備充電す
れば、これはなくなる。

【００４１】図１０のＤＡＴＡ線とＤＡＴＡＺ線を高
（たとえば正の供給電圧）に予備充電すると、次にＥ＿
ＲＤを使用可能にしたときにＥＥＰＲＯＭデバイスの一
方または両方がオンになり、その結果、これらのデバイ
スの強い方（Ｖ_Tが低い方）が速く列線を低に引く。次
にこの差をラッチで増幅する。

【００４２】しかし図１１の実施態様に示す検知増幅器
には欠点がある。正しく動作するためには、ＥＥＰＲＯ
Ｍ配列のＤＡＴＡ線とＤＡＴＡＺ線を予備充電する必要
がある。前の読み出しまたは書き込み動作中にＤＡＴＡ
線とＤＡＴＡＺ線に電荷が蓄えられた可能性があるが、
予備充電動作をすると論理１または論理０方向のバイア
スがすべて消える。この例では、すべての列線が高に予
備充電されているはずで、これは検知増幅器ラッチにと
っては最適な初期条件である。

【００４３】しかし予備充電をすると、図１０の好まし
い実施態様のノードＮ３とＮ４（ＥＥＰＲＯＭデバイス
のドレイン）は瞬間的に供給論理と同じ電圧になる。し
たがってＥＥＰＲＯＭデバイスのソース（０Ｖ）とドレ
ンの電圧差は５Ｖ（または論理供給電圧と同じ電圧）に
なることがある。このようなソース・ドレインポテンシ
ャルは、ＥＥＰＲＯＭデバイスの正しい動作を妨げる可
能性があることが知られている（電子を生成して浮遊ゲ
ートになる可能性があるので）。動作の信頼性を高める
ためには、ソース・ドレイン電圧は数百ｍＶを決して超
えないようにしたい。

【００４４】したがって、図１０のＥＥＰＲＯＭと共に
用いる検知増幅器ＥＥＳＥＮＳＥの好ましい実施態様を
図１２に示す。「ＶＳＮＳ２Ｎ」で示す線はバイアス電
圧線で、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ
３、ＭＮ４のソースを０Ｖにしたときに、それらのバイ
アスを或る公称電流（この場合は２ｕＡ）に保つ。ＰＭ
ＯＳトランジスタＭＰ４とＭＰ１は電流ミラーを形成
し、ＭＮ１およびＭＮ２と共に電流比較器を形成する。
ＮＭＯＳトランジスタＭＮ６とＭＮ７はパストランジス
タで、ＴＥＳＴＺ線が高のときはそのインピーダンスは
低い。比較する電流（図の下向きに流れる）はＭＮ６と
ＭＮ７のソースにそれぞれ与えられる。ＤＡＴＡＺに与
えられる電流がＤＡＴＡに与えられる電流より大きい場
合は、ノードＮ２は低に引かれる。そうでない場合は、
Ｎ２は高である。２つのゲイン段階ＭＰ２／ＭＮ３とＭ
Ｐ３／ＭＮ４を通して、それぞれ追加のゲインが電流比
較器に与えられる。ＮＭＯＳトランジスタＭＮ５はパワ
ーダウンモードで浮遊ノードを避けるのに用いられるも
ので、電流比較器の一部ではない。

【００４５】図１２の電流比較器検知増幅器は、２個の
ＥＥＰＲＯＭデバイスにより減った電流を比較すること
によって、配列内の該当するＥＥＰＲＯＭセルの論理状
態を決定する。ＥＥＰＲＯＭデバイスはパストランジス
タを通して電流増幅器の共通ゲート検知回路に接続して
いるので、そのソース・ドレイン電圧差は常に制限され
ている。実際に、オンのときはＥＥＰＲＯＭデバイスは
ＭＯＳトランジスタのトライオード領域（ダイオード領
域を除く通常の動作領域）でだけ動作する。

【００４６】図１３は、好ましい実施態様の１ビットの
ＥＥＰＲＯＭメモリに関連する検知回路ＣＯＬ＿ＳＥＮ
ＳＥの全体を示す。ＤＢは、メモリと制御する主処理ユ
ニット（ＭＰＵ）とをインターフェースするのに用いる
１ビットの双方向データバスを表す。書き込みモード
（ＷＲＩＴＥＺが低）では、データバスの電流状態に従
って、ＤＡＴＡＺ線かＤＡＴＡ線がＮＭＯＳトランジス
タＭＮ１７またはＭＮ１８によって低に引かれる。読み
出しモード（ＷＲＩＴＥＺが高、ＴＥＳＴＩが低、ＴＥ
ＳＴＩＺが高）では、前に説明した検知増幅器Ｘ１３が
活動状態になり、その論理出力は伝送ゲートＸ３により
データバスの上に出る。

【００４７】図１３において、ＴＥＳＴＩが高（かつＴ
ＥＳＴＩＺが低）のときは、テストモードになる。主検
知増幅器はＤＡＴＡ線とＤＡＴＡＺ線から切り離され、
代わりにテスト増幅器Ｘ１またはＸ２が使用可能にな
る。図１４は、テスト増幅器ＥＥ＿ＴＥＳＴの電気回路
図である。増幅器は、外部の電流シンクで減らされてＥ
Ｅ端子に接続された電流を、バイアス線ＶＲＥＦにより
決定される基準電流と比較する。ＶＲＥＦの値は、ＰＭ
ＯＳトランジスタＭＰ２を通る電流を決定する。ＮＭＯ
ＳトランジスタＭＮ１はパストランジスタで、ＴＥＳＴ
が高のときに使用可能になる。比較される電流が基準電
流を超えると、ノードＮ１は低になる。そうでないとき
は、Ｎ１は高になる。しかしダイオードを接続したＮＭ
ＯＳＭＮ２は、Ｎ１が正の供給電圧まで上ることを防
ぐ。これにより、ＥＥＰＲＯＭデバイス内で過度のソー
ス・ドレイン電圧が検知されることはない。トランジス
タＭＰ３とＭＮ３は第２段のゲインを、インバータＹ１
は第３段を形成する。ＮＭＯＳトランジスタＭＮ４を加
えたのはパワーダウン中にノードが浮遊しないようにす
るためであって、実際の動作の一部ではない。

【００４８】図１３において、テストモードが選択され
てＬＥＦＴＩが高（ＬＥＦＴＩＺが低）のときは、ＤＡ
ＴＡノードからの減らされた電流（左のＥＥＰＲＯＭデ
バイス）と固定した基準電流とを、テスト増幅器Ｘ１を
用いて比較する。比較の結果をデータバスＤＢに出す。
テストモードが選択されてＲＩＧＨＴＩが高（ＲＩＧＨ
ＴＩＺが低）のときは、ＤＡＴＡＺノードからの減らさ
れた電流（右のＥＥＰＲＯＭデバイス）と固定した基準
電流とを、テスト増幅器Ｘ２を用いて比較する。比較の
結果をデータバスＤＢに出す。

【００４９】このようにして、図１３のＣＯＬ＿ＳＥＮ
ＳＥはＥＥＰＲＯＭデバイスのテストおよび特性表示の
有力な方法を与える。差を読み出す（通常の動作モード
で、ＴＥＳＴＩは低）だけでなく、各ＥＥＣＥＬＬを単
独でも読み出すことができる。任意の所定のＥＥＰＲＯ
Ｍセルの左または右のＥＥＰＲＯＭデバイスのどちらか
の電流と、基準電流とを比較することができる。基準電
流は、ＶＲＥＦ入力を変えることにより制御することが
できる。また、各ＥＥＰＲＯＭセルの検知電圧ＶＴＥＳ
Ｔ（図１０）も変えることができる。このＶＴＥＳＴ
は、配列内のＥＥＰＲＯＭデバイスを読み出すゲート・
ソース電圧を定義するので、配列内のそれぞれおよびす
べてのＥＥＰＲＯＭデバイスのＩ／Ｖ曲線（電流／電圧
の関係）を生成することができる。これにより、プログ
ラミングの前と後に、配列内の各ＥＥＰＲＯＭデバイス
の絶対しきい値電圧（Ｖ_T) を決定することができる。
有効なＶ_Tは、その後のデータ保持の測度である。

【００５０】図１５〜図１７は、４ｘ４ビットのＥＥＰ
ＲＯＭ配列の全体の一例である。この配列は２組の２列
で構成されており、各組は、図１３に示す列検知回路を
用いて１ビットのデータバスに接続する。２列のどちら
にアドレスするかは、Ｃ０信号によって制御する列デコ
ーダ（ＮＭＯＳパストランジスタを用いる）が決定す
る。読み出しおよび書き込みモード用の別個の行デコー
ダが、４行の中の１つを選択する。

【００５１】図１８は、上の説明と同じ考えに基づくが
配列ではなく単独動作用に設計された、ＥＥＰＲＯＭセ
ルの一実施態様である。このセルが有用なのは、回路内
で数ビットのＥＥＰＲＯＭメモリだけが必要なときか、
多数のビットを並列で用いる必要があるとき（たとえば
校正データ）である。

【００５２】図１８の下側は図１０の配列セルに相当す
る。２つの入力ＷＲ０とＷＲ１を用いて、スタティック
ＣＭＯＳラッチの状態を変える。ラッチ自体（背面接続
のインバータＸ１とＸ２）は、配列の場合と同様にレベ
ルシフタでもある。ＰＲＯＧＺが低（かつＶＤＤが高）
のときは、ラッチの状態は２個の相互結合ＥＥＰＲＯＭ
デバイスに写される。ＰＲＯＧＺが高のときは、ＥＥＰ
ＲＯＭデバイスのゲートはＶＴＥＳＴに短絡する。図の
上側は読み出し回路である。これは従来の配列セルに用
いられているものと同じである。この単一セルは長い列
線を通して読み出されるものではないので予備充電は必
要がなく、ＥＥＰＲＯＭデバイス内に過度のソース・ド
レイン電圧を生じる心配がない。

【００５３】図１８においても、ＤＡＴＡ線とＤＡＴＡ
Ｚ線がテスト用に設けられている。これらの端子は、多
数の単独セルが共用することができる。特定のセルのＴ
ＥＳＴ線が表明され（高）かつ対応するＲＥＡＤ線が低
のときは、ＥＥＰＲＯＭデバイスはＤＡＴＡ線とＤＡＴ
ＡＺ線に接続され、配列セルで説明したものと同じテス
ト回路で検知することができる。これにより、この場合
も回路内のすべてのＥＥＰＲＯＭデバイスのＩ／Ｖ特性
を表示することができる。

【００５４】図１０に示すＥＥＰＲＯＭセルの好ましい
実施態様は論理レベルの差を検知するのに相互結合ＥＥ
ＰＲＯＭトランジスタを用いているが、一方のＥＥＰＲ
ＯＭトランジスタを単独検知用の固定したしきい値トラ
ンジスタ、固定した電流源、または固定した抵抗器に置
き換えてもよい。これにより、たとえば検知増幅器など
により、このような基準デバイスをメモリ配列の外部に
設けることができる。

【００５５】この発明を、例示の実施態様を参照して説
明したが、この説明は制限的に解釈してはならない。こ
の説明を参照すれば、この発明のいろいろの他の実施態
様があることは当業者には明らかである。したがって特
許請求の範囲は、この発明の真の範囲と精神内にある、
実施態様のすべての変形を含むものである。

【００５６】以上の説明に関して更に以下の項を開示す
る。１．電気的に消去可能なプログラマブルＲＯＭ（ＥＥ
ＰＲＯＭ）であって、それぞれプログラミング端子を備
えるＥＥＰＲＯＭトランジスタ対と、前記ＥＥＰＲＯＭ
トランジスタ対に結合されたスタティックＲＡＭ（ＳＲ
ＡＭ）と、前記ＥＥＰＲＯＭトランジスタ対に結合され
たしきい値電圧（Ｖ_T) テスト測定線と、を備えるＥＥ
ＰＲＯＭ。

【００５７】２．相補形金属酸化膜半導体（ＣＭＯ
Ｓ）トランジスタの第１対が、Ｖ_T測定線を前記ＥＥＰ
ＲＯＭトランジスタのプログラミング端子に結合する、
第１項記載のＥＥＰＲＯＭ。３．ＣＭＯＳトランジスタの第２対が、前記ＳＲＡＭ
を前記ＥＥＰＲＯＭトランジスタのプログラミング端子
に結合する、第２項記載のＥＥＰＲＯＭ。

【００５８】４．差動不揮発性ＥＥＰＲＯＭメモリセ
ルであって、２本の列線と、静的ラッチであって、２個
の背面接続論理インバータを備え、プログラミング電圧
をその供給電圧として用い、２個の第１伝送ゲートを通
して２本の列線に接続し、ラッチの書き込みおよび／ま
たは読み出しを行う、前記静的ラッチと、２個のＥＥＰ
ＲＯＭデバイスであって、それぞれソースおよびドレイ
ン接続と、浮遊ゲートと、比較的大きなトンネルコンデ
ンサを通して前記浮遊ゲートに容量的に結合するプログ
ラミング端子と、比較的小さなトンネルコンデンサを通
して前記浮遊ゲートに容量的に結合するプログラミング
端子とを備え、前記ＥＥＰＲＯＭデバイスは、その比較
的大きなトンネルコンデンサを備えるプログラミング端
子と、比較的小さなトンネルコンデンサを備えるプログ
ラミング端子とを相互結合するよう接続する、前記２個
のＥＥＰＲＯＭデバイスと、前記２個の背面接続インバ
ータの出力を前記ＥＥＰＲＯＭデバイスの前記２個の相
互結合プログラミング端子に接続し、前記セルをプログ
ラムするときはオンとなる、２個の第２伝送ゲートと、
前記ＥＥＰＲＯＭデバイスの前記２個の相互結合プログ
ラミング端子を１つのテスト電圧に接続し、前記セルを
読み出すときはオンとなる、２個の第３伝送ゲートと、
を備える、差動不揮発性ＥＥＰＲＯＭメモリセル。

【００５９】５．前記２個のＥＥＰＲＯＭデバイスの
ドレインは第４伝送ゲートを通して列線に接続され、こ
れらの第４伝送ゲートは前記セルを読み出すときはオン
となる、第４項記載の差動不揮発性ＥＥＰＲＯＭメモリ
セル。

【００６０】６．差動不揮発性ＥＥＰＲＯＭメモリセ
ルであって、プログラミング電圧をその供給電圧として
用いる、差動出力を備える静的ラッチと、２個のＥＥＰ
ＲＯＭデバイスであって、それぞれソースおよびドレン
接続と、浮遊ゲートと、比較的大きなトンネルコンデン
サを通して前記浮遊ゲートに容量的に結合するプログラ
ミング端子と、比較的小さなトンネルコンデンサを通し
て前記浮遊ゲートに容量的に結合するプログラミング端
子とを備え、これらのＥＥＰＲＯＭデバイスは、その比
較的大きなトンネルコンデンサを備えるプログラミング
端子と、比較的小さなトンネルコンデンサを備えるプロ
グラミング端子とを相互結合するように接続される、前
記２個のＥＥＰＲＯＭデバイスと、前記静的ラッチの出
力を前記ＥＥＰＲＯＭデバイスの前記２個の相互結合プ
ログラミング端子に接続し、前記セルをプログラムする
ときはオンとなる、２個の第１伝送ゲートと、前記ＥＥ
ＰＲＯＭデバイスの前記２個の相互結合プログラミング
端子を１つのテスト電圧に接続し、前記セルを読み出す
ときはオンである、２個の第２伝送ゲートと、前記２個
のＥＥＰＲＯＭデバイスの比較電流減少機能に基づいて
前記メモリセルの論理状態を決定する検知増幅器と、を
備える、差動不揮発性ＥＥＰＲＯＭメモリセル。

【００６１】７．前記２個のＥＥＰＲＯＭデバイスの
ドレインは他の同様のメモリセルに共通の線に接続さ
れ、これらの伝送ゲートは前記セルをテストするときは
オンとなる、第７項記載の差動不揮発性ＥＥＰＲＯＭメ
モリセル。

【００６２】８．電気的に消去可能なＰＲＯＭ（ＥＥ
ＰＲＯＭ）であって、ＥＥＰＲＯＭセル（Ｍ１、Ｃ１、
Ｃ３とＭ２、Ｃ２、Ｃ４）と、スタティックＲＡＭ（Ｓ
ＲＡＭ）セルを備える。相補形金属酸化膜半導体（ＣＭ
ＯＳ）トランジスタの相補対（Ｍ５、Ｍ６、Ｍ７、Ｍ
８）は、ＥＥＰＲＯＭセルを形成するトランジスタ（Ｍ
１、Ｍ２）のゲートを、ＳＲＡＭセルの対応するデータ
ノード（Ｎ１，Ｎ２）か、固定された読み出しすなわち
非ゼロのテスト電圧（ＶＴＥＳＴ）に接続する。配列を
形成したときは、差動検知回路をすべてのセルに設ける
必要はない。ＥＥＰＲＯＭトランジスタ対を組み合わせ
て列にし、各列は共通の検知ラッチを共有する。非ゼロ
テスト電圧により、各ＥＥＰＲＯＭデバイスの実際のし
きい値電圧（Ｖ_T) を個別に測定することができる。

【図面の簡単な説明】

【図１】従来型の基本的なＥＥＰＲＯＭトランジスタを
示す図である。

【図２】従来型の差動ＥＥＰＲＯＭセルを示す図であ
る。

【図３】追加の回路を備える、図２の従来型の差動ＥＥ
ＰＲＯＭセルを示す図である。

【図４】図３から形成される、従来型のＥＥＰＲＯＭ配
列を示す図である。

【図５】改良されたＥＥＰＲＯＭセルを示す図である。

【図６】外部の相互結合ラッチ（検知増幅器）を接続し
た、図５の改良されたＥＥＰＲＯＭセルを示す図であ
る。

【図７】図６から形成される、改良されたＥＥＰＲＯＭ
配列を示す図である。

【図８】エンハンスメント動作のグラフである。

【図９】デプリーション動作のグラフである。

【図１０】この発明の好ましい実施態様の、改良された
ＥＥＰＲＯＭセルの略図である。

【図１１】図１０の好ましい実施態様のＥＥＰＲＯＭセ
ルの、列デコードおよび検知増幅器方式を示す図であ
る。

【図１２】図１０の好ましい実施態様のＥＥＰＲＯＭセ
ルに用いられる、好ましい実施態様の検知増幅器の略図
である。

【図１３】１ビットの好ましいＥＥＰＲＯＭメモリ用の
全体の検知回路を示す図である。

【図１４】図１３の全検知回路に用いられるテスト増幅
器を示す図である。

【図１５】４対４ビットＥＥＰＲＯＭ配列の一例であ
る。

【図１６】４対４ビットＥＥＰＲＯＭ配列の一例であ
る。

【図１７】４対４ビットＥＥＰＲＯＭ配列の一例であ
る。

【図１８】配列動作ではなく、単独動作用に設計された
ＥＥＰＲＯＭセルの略図である。

【符号の説明】

Ｖ_T ＭＯＳＦＥＴのしきい値電圧Ｍ１，Ｍ２ＥＥＰＲＯＭＮ１，Ｎ２ＳＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者トーマスエフ．アドキンズアメリカ合衆国テキサス州コッペル，アレンロード 684 (72)発明者ローマンスタスゼウスキーアメリカ合衆国テキサス州ガーランド，ダブリュ．ムアーフィールドロード 413

Claims

【特許請求の範囲】

【請求項１】電気的に消去可能なプログラマブルＲＯ
Ｍ（ＥＥＰＲＯＭ）であって、それぞれプログラミング端子を備えるＥＥＰＲＯＭトラ
ンジスタ対と、前記ＥＥＰＲＯＭトランジスタ対に結合されたスタティ
ックＲＡＭ（ＳＲＡＭ）と、前記ＥＥＰＲＯＭトランジスタ対に結合されたしきい値
電圧（Ｖ_T) テスト測定線と、を備えるＥＥＰＲＯＭ。