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JPH08241996A - 半導体素子 - Google Patents

半導体素子

Info

Publication number
JPH08241996A
JPH08241996A JP8038895A JP3889596A JPH08241996A JP H08241996 A JPH08241996 A JP H08241996A JP 8038895 A JP8038895 A JP 8038895A JP 3889596 A JP3889596 A JP 3889596A JP H08241996 A JPH08241996 A JP H08241996A
Authority
JP
Japan
Prior art keywords
region
conductivity type
source
transistor
esd
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8038895A
Other languages
English (en)
Inventor
Percy Veryon Gilbert
パーシー・バーヨン・ギルバート
Paul G Y Tsui
ポール・ジー・ワイ・ツイ
Shih-Wei Sun
シー−ウェイ・サン
Stephen G Jamison
ステファン・ジー・ジャミソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH08241996A publication Critical patent/JPH08241996A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages
    • H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H10D48/36—Unipolar devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 静電放電（ＥＳＤ）保護トランジスタ１８を
備えた半導体素子を提供する。 【解決手段】 ＥＳＤ保護トランジスタ１８はハロー領
域３４，３６を有し、このハロー領域の導電型は、隣接
するソースおよびドレイン領域３４，３６の導電型と反
対である。一実施例では、ＥＳＤ保護トランジスタ１８
は、厚型フィールド酸化物（ＴＦＯ）トランジスタであ
る。場合によって、ハロー領域３４，３６はイオン注入
工程を用いて形成されるが、余分なマスクを用いる必要
はない。ハロー領域３４，３６によってＥＳＤ保護トラ
ンジスタ１８の降伏電圧を調節することができるので、
それが保護する素子がＥＳＤ現象による影響を受ける前
に、ＥＳＤ保護トランジスタ１８をオンにすることがで
きる。ハロー領域３４，３６を用いることにより、素子
領域の拡大や、保護対象回路のＡＣ特性への悪影響を回
避することができる。これらは、従来技術における欠点
であった。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、金属酸化物半導体(MO
S)素子に関し、特にＭＯＳ素子用静電放電(ESD)保護構
造に関するものである。
【０００２】
【従来の技術】ＥＳＤ保護トランジスタの主要な機能
は、それが保護する回路からＥＳＤ電流を消去する(awa
y)ことである。かかるＥＳＤ保護トランジスタは、マイ
クロプロセッサ、組み込み式マイクロコントローラ、特
定用途集積回路、およびその他の論理素子に用いられ、
主に入出力バッファの保護を目的とする。例えば、図１
に示す半導体素子１０は、例えば線１６を通じて出力パ
ッド１４に接続されたＮＭＯＳ出力バッファ１２を有
し、厚型フィールド酸化物(TFO)トランジスタとするこ
とができる厚型フィールド誘電体トランジスタ１８が線
１６に接続され、出力パッド１４から来るＥＳＤパルス
から出力バッファ１２を保護している。ＴＦＯトランジ
スタ１８は寄生バイポーラ・トランジスタ(parasitic b
ipolar transistor)として作用するが、出力バッファ１
２のＮＭＯＳトランジスタがその衝撃イオン化降伏電圧
(impact ionization breakdown voltage)BVDiiに達する
前に、ＴＦＯトランジスタ１８をオンに切り替えなけれ
ばならない。ＴＦＯトランジスタ１８が最初にオンにな
るように設計されていない場合、例えば、１kVのＥＳＤ
パルスまたは応力によって、出力バッファは破壊される
ことになろう。典型的に、出力バッファのオン抵抗特性
(on-resistance characteristics)の多様性に応じて製
造プロセスが変化するため、ＥＳＤ保護のレベルも様々
である。尚、本明細書全体にわたって論じられるＥＳＤ
保護トランジスタは、入力パッドと入力バッファとの
間、および出力、並びにＥＳＤ保護を必要とする他のあ
らゆる素子に使用可能であることは認められよう。
【０００３】
【発明が解決しようとする課題】ＥＳＤ保護トランジス
タを改良するために、多数の手法が用いられている。例
えば、シリサイド遮断(silicide-blocked)ソースおよび
ドレイン領域を用いて、ＥＳＤ強度を高めているが、そ
れでもＥＳＤ保護は不十分である。ＥＳＤ保護トランジ
スタが最初にオンになることを保証する他の一般的な方
法は、出力バッファ・トランジスタのチャネル長を延長
することにより、かかるトランジスタをオンになりにく
くするというものである。しかしながら、この選択肢を
採用すると、その結果性能を維持するために必要な素子
の幅も同時に広くなるために、素子の面積が受け入れで
きないほど広がってしまう。
【０００４】図２に示す別の手法は、ＴＦＯ ＥＳＤ保
護トランジスタ１８と出力バッファ１２との間に、直列
抵抗ＲT２０を付加することである。この解決案を試行
した場合に生じる欠点は、ＴＦＯトランジスタ１８に電
流が流れることを保証するために必要な抵抗量によっ
て、出力バッファ回路１２のＡＣ特性が厳しい影響を受
けることである。
【０００５】
【課題を解決するための手段】本発明の利点は、ＴＦＯ
トランジスタの降伏電圧を独立して最適化できることで
ある。更に、本発明による素子の構造は、余分にマスキ
ング工程を付加し製造プロセスを複雑化することなく得
ることができる。加えて、本発明の構造は、新たな技術
によって集積回路のサイズを一層小型化できるようにな
れば、より小さな構造に縮小可能である。
【０００６】本発明の他の特徴および利点は、添付図面
および以下に続く詳細な説明から明らかとなろう。本発
明のこれらおよびその他の目的を達成するために、一形
態では、フィールド誘電体入力保護トランジスタを有す
る半導体素子が提供される。この半導体素子は、第１導
電型を有するソース領域と、第１導電型を有するドレイ
ン領域と、ソースおよびドレイン領域間に位置するチャ
ネル領域と、第１導電型と反対の第２導電型を有するハ
ロー領域(halo region)とを含む。ハロー領域はソース
領域またはドレイン領域のいずれかに隣接して位置す
る。あるいは、ハロー領域はソースおよびドレイン領域
の各々に隣接して位置する。１つまたは複数のハロー領
域は、少なくともチャネル領域内の一部にまで達する。
更に、フィールド誘電体入力保護トランジスタは、ゲー
ト電極と、厚さが少なくとも１０００オングストローム
のゲート誘電体層とを有する。
【０００７】
【実施例】以下に本発明の一例を示すが、本発明は添付
図面に示される構造に限定される訳でない。また、図面
において同様の参照符号は同様の素子を示すものとす
る。
【０００８】本発明の重要な構造を目立たせるために、
図面の中には必ずしも一定比率で描かれていないものも
あることは認められよう。
【０００９】ソース領域またはドレイン領域周囲にハロ
ー領域を用いたり、ＥＳＤ保護トランジスタのソースお
よびドレイン領域周囲にハロー領域を用いると、プロセ
スの複雑性を大きく増大させたり、性能の劣化を招いた
り、使用領域を拡張することなく、その降伏電圧を最適
化するのに役立ち、ＥＳＤトランジスタの個別処理(cus
tomiation)または調整が可能となる。ＥＳＤトランジス
タは厚型フィールド酸化物(TFO)トランジスタであり、
ＥＳＤ応力に対して保護機能を果たすために配置される
ものである。例示の目的のために、ここではＴＦＯ Ｅ
ＳＤトランジスタに関して、ＥＳＤトランジスタを論じ
ることとする。ハロー領域は、ＴＦＯＥＳＤ保護トラン
ジスタが保護する素子が影響を受ける前に、このＴＦＯ
ＥＳＤ保護トランジスタをオンにするのを助けるもの
である。より具体的なしかしながら非限定的な例をとっ
て説明すると、ＴＦＯ ＥＳＤ保護トランジスタがＮＭ
ＯＳトランジスタである仮定し、Ｎ+ドレイン領域周囲
のｐ−型ハロー領域、またはＮ+ソース領域およびＮ+ド
レイン領域各々の周囲のハロー領域を設けると、ＴＦＯ
保護トランジスタの電子雪崩降伏電圧(avalanche break
down voltage)が、出力バッファまたは保護対象の他の
素子の電子雪崩降伏電圧またはゲート誘電体降伏電圧よ
りも低くなる。他の例では、導電性が逆であってもよ
い。
【００１０】一実施例では、ハロー・インプラント(hal
o implant)を配置するために、マスキング連続工程の追
加を必要としない。その理由は、同一領域にソースおよ
びドレイン領域を形成するのに先だって注入(implant)
したり、またはその他の場合には設けることができるか
らである。しかしながら、他の実施例では、図１の出力
バッファ１２において用いられているものに類似したト
ランジスタのアクティブ領域の残りの部分、即ち、ソー
スおよびドレイン領域に隣接する部分に、ハロー・イン
プラントが注入されるのを防止するために、マスキング
工程が必要となる場合もある。また、ドレイン領域の周
囲にのみハロー領域を設けたい場合、マスキング連続工
程の追加が必要となろう。本発明の一実施例では、ハロ
ー領域は少なくともドレイン領域を包囲し、それに隣接
する。別の実施例では、一方のハロー領域はソース領域
に隣接し、他方のハロー領域はドレイン領域に隣接して
いる。
【００１１】更に重要なことは、ハロー・インプラント
を用いることによって、直列抵抗を追加使用することな
く、しかも素子面積を拡大することもなく、即ち、従来
提案されていた手法における２つの主な欠点を生じるこ
となく、ＥＳＤ保護トランジスタの性能向上が可能にな
ることである。また、このＥＳＤ保護トランジスタを改
良する手法は種々のスケールで用いることができるの
で、構造が０．５μｍ未満に小型化されても、連続して
使用するのに最適である。ハロー・インプラントを有す
る半導体素子を形成するプロセスについて、これより説
明する。かかる素子の概略回路図を図１に示す。以下の
説明では、ＴＦＯ ＥＳＤトランジスタの形成に焦点を
当てることにする。
【００１２】図３に示すのは、金属またはドープされた
ポリシリコンのような導電層を被着しパターニングする
ことによって、厚型フィールド酸化物領域２４，２６，
２８をｐ−基板３０上に成長させ、ゲート電極４６を形
成した後の、形成途中のＴＦＯ ＥＳＤトランジスタ２
２である。厚型フィールド酸化物領域２６は、ＴＦＯＥ
ＳＤトランジスタ２２のゲート誘電体層として機能し、
少なくとも１０００Åの厚さを有する。多くの場合、厚
型フィールド酸化物領域２６は、仕上げられた素子にお
いて、３０００ないし６０００Åの範囲の厚さを有す
る。典型的に厚さが５０ないし５００Åの、出力バッフ
ァ１２内のトランジスタのような、従来のＭＯＳトラン
ジスタのゲート誘電体層と比較されたい。厚型フィール
ド酸化物領域２６は、出力バッファ１２内のトランジス
タのゲート誘電体層よりも１０倍も厚く、より典型的に
は、２０ないし５０倍の厚さの範囲である。
【００１３】硼素の注入（矢印３２）、またはフィール
ド酸化物領域２４，２６，２８間の領域に選択的にドー
プするその他の相応しい技法を図３に示す。非限定的な
本発明の実施例では、ハロー領域への注入量(implant d
ose)は、約8E12ないし2.5E13ions/cm2の範囲である。注
入のエネルギは、突出する範囲が、後に形成されるソー
スおよびドレイン領域の縁部付近に位置するように選択
すべきである。ソースおよびドレイン領域の深さに関し
て少しでも疑問がある場合、通常、突出範囲をソースお
よびドレイン領域の深さよりも大きくすることがより安
全である。
【００１４】硼素を注入した後、トランジスタ２２を熱
サイクルにかけ、硼素を十分拡散することによって、図
４に示すようなハロー領域３４，３６を生成する。熱サ
イクルはオプションである。ハロー領域３４，３６は、
少なくとも、ベース領域５２となる部分内まで達する。
図５を参照されたい。仕上がった素子では、ハロー領域
は5E17ないし2E18atoms/cm3の範囲の不純物濃度を有す
る。また、図４には、砒素または燐の注入（矢印３８）
も示されている。これは、図５に示すようにドレインお
よびソース領域４０，４２をそれぞれ形成するためのも
のである。これらソース／ドレインＮ+接合部は、一般
的に急峻であり、徐々に変化するのではない。ドレイン
およびソース領域４０，４２の各々は、少なくとも1E19
atoms/cm3の不純物濃度を有する。
【００１５】図５に示す構造は誘電体ブロック５０を有
する。誘電体ブロック５０は、ゲート電極４６およびフ
ィールド酸化物誘電体２６を被覆し、更にソース領域４
２とドレイン領域４０を少なくとも部分的に被覆する。
誘電体ブロック５０は、窒化シリコンや酸化シリコンを
含むいずれかの適切な誘電体とすればよい。尚、誘電体
ブロック５０に適した材料はこれらに限定される訳では
ない。次に、従来の金属シリサイド（自己整合シリサイ
ド）プロセスによって、ドレイン・シリサイド領域４４
およびソース・シリサイド領域４８を形成する。非限定
的な一例では、例えば、チタン層を誘電体ブロック５０
およびフィールド酸化物２４，２８上に被着し、基板を
高温に晒すことによって、領域４４，４８にチタン・シ
リサイド(titanium silicide)を形成する。ここで、チ
タンはソースおよびドレイン領域４２，４０の中でそれ
ぞれシリコンと接触し、余分な未反応チタンは除去され
る。
【００１６】この誘電体ブロック５０は、平衡した抵抗
(balanced resistance)を与えることにより、ソース／
ドレイン接点における電流の拡散を改善し、更に電流が
蓄積する可能性のある角部における「ホット・スポッ
ト」を回避する。電子雪崩降伏の間にＴＦＯ ＥＳＤ保
護トランジスタ２２がオンになると、ベース領域５２が
現れる(exist)。この電子雪崩降伏の間、トランジスタ
２２は寄生バイポーラ・トランジスタ(parasitic bipol
ar transistor)として機能する。従来のように、他にも
平面化層(planarization layer)や保護層（図示せず）
を付加してもよい。１つ以上のかかる工程によって、ゲ
ート電極４６とソース領域４２との間に電気的接続が形
成されるが、これは図示されていない。
【００１７】ハロー領域３４，３６の投与量(dose)即ち
濃度は、ＴＦＯ ＥＳＤトランジスタ２２に望まれる電
子雪崩降伏電圧によって決定される。典型的に、ハロー
領域３４，３６の投与量即ち濃度は、ＴＦＯ ＥＳＤト
ランジスタ２２の電子雪崩降伏電圧が、それが保護する
素子の降伏電圧よりも低くなるように選択される。
【００１８】図１を参照すると、出力バッファ１２のト
ランジスタは、ＴＦＯ ＥＳＤトランジスタ２２によっ
て保護されている。本例のために選択した投与量即ち濃
度を用いることによって、約７ないし９ボルトの範囲の
電子雪崩降伏電圧がＴＦＯＥＳＤトランジスタ２２に得
られる。出力バッファ１２内部のトランジスタの電子雪
崩降伏電圧が約１１ボルトになると、ＴＦＯ ＥＳＤト
ランジスタ２２は、適切な保護を与える。
【００１９】また、ＴＦＯ ＥＳＤトランジスタ２２の
電子雪崩降伏電圧は、出力バッファ１２内のトランジス
タのゲート誘電体降伏電圧よりも低い。ＴＦＯ ＥＳＤ
トランジスタ２２によって保護されるトランジスタのゲ
ート誘電体降伏電圧が１０ボルトである場合、ハロー領
域３４，３６の投与量および濃度は十分である。ＴＦＯ
ＥＳＤトランジスタ２２の電子雪崩降伏電圧は、典型
的に、ＶDDの電位の２倍未満である。ＶDDが５ボルトの
場合、ハロー領域３４，３６の投与量即ち濃度は十分で
ある。
【００２０】保護される素子の電子雪崩降伏電圧ＶDDが
低くなり、ゲート誘電体の厚さが薄くなるに連れて、ト
ランジスタ２２の電子雪崩降伏電圧を低くする必要があ
る。電子雪崩降伏電圧を低くするには、ハロー領域３
４，３６の投与量即ち濃度を高くする。これらの実施例
で示す具体的な数や範囲は例示を意味するものであり、
本発明を限定する訳ではないことは明らかである。
【００２１】図６および図７はそれぞれ、実験用素子に
よって判定された、ハロー領域がない場合とある場合に
おける、出力ピンの人体モデル(HBM)ＥＳＤ通過電圧分
布を示す。図６は、ハロー・インプラントのない２つの
異なる素子(TEST1，TEST2)上でのデータを含み、図７は
約50KeVのエネルギおよび約1.5E13ions/cm2の投与量
で、硼素を用いて形成したハロー・インプラントを有す
る２つの異なる素子(TEST3，TEST4)上でのデータを含
む。
【００２２】図６では、ハロー・インプラントを有さな
いＥＳＤトランジスタに結合されたピンの通過率対電圧
分布(pass-rate voltage distribution)は、ハロー・イ
ンプラントを用いないとき、約５％未満のピンが２kVの
ＥＳＤパルスを通すことを示している。しかしながら、
図７では、ハロー領域を有するＥＳＤトランジスタに結
合された出力ピンの通過率対電圧分布は、少なくとも約
９５％のピンが４kVのＥＳＤパルスを通すことを示して
いる。半導体素子は、少なくとも２kVのＥＳＤパルスに
耐えることができなければならない。
【００２３】このように、ハロー・インプラント、例え
ば、ｎ−型ＴＦＯ ＥＳＤ保護トランジスタ上のｐ−型
インプラントは、それによって保護される素子のＥＳＤ
堅牢性を大幅に改善する。これは、先に提示したＨＢＭ
ＥＳＤ応力検査結果に明記した通りである。ＥＳＤ性
能の改良は、本発明によって個別に変更されるＴＦＯＥ
ＳＤ保護トランジスタの機能に直接反映され、ＥＳＤ現
象が発生した際、ｎ−チャネル出力バッファに損傷を与
える前に、ＴＦＯ ＥＳＤトランジスタをオンにするこ
とができる。ＥＳＤ性能の改良は、直列抵抗を余分に用
いることなく、しかも素子面積を拡大することもなく達
成することができる。場合によっては、ｐ−型ハロー・
インプラントは、フォトリソグラフィ・マスキング工程
を追加する必要もない。ハロー領域の形成は、既存の製
造プロセス・フローに、容易に統合することができる。
【００２４】上述の明細書では、具体的な実施例を参照
しながら本発明について説明した。しかしながら、特許
請求の範囲に記載された本発明の範囲から逸脱すること
なく、種々の修正や変更が可能であることは明らかであ
る。したがって、明細書および図面は、制限的な意味で
はなく、例示的な意味として斟酌すべきである。
【図面の簡単な説明】
【図１】出力バッファと出力パッドとの間にＥＳＤ保護
トランジスタを有する半導体素子を示す概略回路図。
【図２】ＥＳＤ保護トランジスタと出力バッファとの間
に抵抗を有する半導体素子を示す概略回路図。
【図３】フィールド酸化物の成長およびゲート電極の形
成後の、ハロー領域のためのイオン注入における、形成
途中の厚型フィールド酸化物ＥＳＤ保護トランジスタを
示す断面図。
【図４】ハロー領域の形成後の、ソースおよびドレイン
領域を形成するためのイオン注入における、図３のトラ
ンジスタを示す断面図。
【図５】誘電体ブロックの配置およびエッチング、なら
びにソースおよびドレイン領域付近の金属シリサイド領
域の形成後の、ほぼ完成した図４のトランジスタを示す
断面図。
【図６】ハロー領域のない場合の出力ピンのＥＳＤ通過
電圧分布を示すグラフ。
【図７】ハロー領域を有する場合の出力ピンのＥＳＤ通
過電圧分布を示すグラフ。
【符号の説明】
２２ ＴＦＯ ＥＳＤトランジスタ ２４，２６，２８ 厚型フィールド酸化物領域 ３０ ｐ−基板 ３４，３６ ハロー領域 ４０ ドレイン領域 ４２ ソース領域 ４６ ゲート電極 ５０ 誘電体ブロック ５２ ベース領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シー−ウェイ・サン アメリカ合衆国テキサス州オースチン、シ ーニク・ブラフ・ドライブ9281 (72)発明者 ステファン・ジー・ジャミソン アメリカ合衆国テキサス州ブーダ、アリカ ラ・ドライブ211

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】フィールド誘電体静電放電（ＥＳＤ）保護
    トランジスタ（１８）を有する半導体素子であって：第
    １導電型を有するソース領域（４２）；前記第１導電型
    を有するドレイン領域（４０）；前記ソースおよびドレ
    イン領域間に位置するベース領域（５２）；前記第１導
    電型と反対の第２導電型を有する少なくとも１つのハロ
    ー領域（３４，３６）であって：前記ソース領域（４
    ２）および前記ドレイン領域（４０）から成る群から選
    択された１つの領域に隣接して位置し；前記ベース領域
    （５２）内の少なくとも一部に達する、前記少なくとも
    １つのハロー領域（３４，３６）；および厚さが少なく
    とも１０００オングストロームのゲート誘電体層（２
    ６）；から成ることを特徴とする半導体素子。
  2. 【請求項２】フィールド誘電体静電放電（ＥＳＤ）保護
    トランジスタ（１８）を有する半導体素子であって：第
    １導電型を有するソース領域（４２）；前記第１導電型
    を有するドレイン領域（４０）；前記ソースおよびドレ
    イン領域間に位置するベース領域（５２）；前記第１導
    電型と反対の第２導電型を有する第１ハロー領域（３
    ４）であって、前記ドレイン領域（４０）に隣接して位
    置し、前記ベース領域（５２）内の少なくとも一部に達
    する前記第１ハロー領域（３４）；前記第２導電型を有
    する第２ハロー領域（３６）であって、前記ソース領域
    （４２）に隣接して位置し、前記ベース領域（５２）内
    の少なくとも一部に達する前記第２ハロー領域（３
    ６）；ゲート電極（４６）；および厚さが少なくとも１
    ０００オングストロームのゲート誘電体層（２６）；か
    ら成ることを特徴とする半導体素子。
  3. 【請求項３】半導体素子であって：パッド（１４）に結
    合された静電放電（ＥＳＤ）保護トランジスタ（１８）
    であって：第１導電型を有するソース領域（４２）；前
    記第１導電型を有し、パッドに結合されたドレイン領域
    （４０）；前記ソースおよびドレイン領域（４２，４
    ０）間に位置するベース領域（５２）；前記第１導電型
    と反対の第２導電型を有する少なくとも１つのハロー領
    域（３４，３６）であって：前記ソース領域（４２）お
    よび前記ドレイン領域（４０）から成る群から選択され
    た１つの領域に隣接して位置し；前記ベース領域（５
    ２）内の少なくとも一部に達する、前記少なくとも１つ
    のハロー領域（３４，３６）；ゲート電極（４６）；お
    よびゲート誘電体層（２６）；を含む前記静電放電保護
    トランジスタ（１８）；ならびに電界効果トランジスタ
    であって：ソース領域；前記パッド（１４）に結合され
    たドレイン領域；前記ソースおよびドレイン領域間に位
    置するチャネル領域；ゲート電極；およびゲート誘電体
    層；から成る前記電界効果トランジスタ；から成ること
    を特徴とする半導体素子。
  4. 【請求項４】半導体素子であって：パッド（１４）に結
    合された静電放電（ＥＳＤ）保護トランジスタ（１８）
    であって；第１導電型を有するソース領域（４２）；前
    記第１導電型を有し、パッドに結合されたドレイン領域
    （４０）；前記ソースおよびドレイン領域（４２，４
    ０）間に位置するベース領域（５２）；前記第１導電型
    と反対の第２導電型を有する少なくとも１つのハロー領
    域（３４，３６）であって：前記ソース領域（４２）お
    よび前記ドレイン領域（４０）から成る群から選択され
    た１つの領域に隣接して位置し；前記ベース領域（５
    ２）内の少なくとも一部に達する、前記少なくとも１つ
    のハロー領域（３４，３６）；ゲート電極（４６）；お
    よび第１厚さを有するゲート誘電体層（２６）；を含む
    前記静電放電保護トランジスタ（１８）；ならびに電界
    効果トランジスタであって：ソース領域；前記パッド
    （１４）に結合されたドレイン領域；前記ソースおよび
    ドレイン領域間に位置するチャネル領域；ゲート電極；
    および第２厚さを有するゲート誘電体層（２６）；を含
    む前記電界効果トランジスタであって、前記第１厚さは
    前記第２厚さの１０倍の厚さ；から成ることを特徴とす
    る半導体素子。
  5. 【請求項５】半導体素子であって：パッド（１４）に結
    合された静電放電（ＥＳＤ）保護トランジスタ（１８）
    であって；第１導電型を有するソース領域（４２）；前
    記第１導電型を有し、パッドに結合されたドレイン領域
    （４０）；前記ソースおよびドレイン領域（４２，４
    ０）間に位置するベース領域（５２）；前記第１導電型
    と反対の第２導電型を有する少なくとも１つのハロー領
    域（３４，３６）であって：前記ソース領域（４２）お
    よび前記ドレイン領域（４０）から成る群から選択され
    た１つの領域に隣接して位置し；前記ベース領域（５
    ２）内の少なくとも一部に達する、前記少なくとも１つ
    のハロー領域（３４，３６）；ゲート電極（４６）；ゲ
    ート誘電体層（２６）；前記ゲート電極（４６）、前記
    ゲート誘電体層（２６）、前記ソース領域（４２）の一
    部、および前記ドレイン領域（４０）の一部を被覆する
    誘電体ブロック（５０）；前記誘電体ブロック（５０）
    によって被覆されない前記ソース領域（４２）に隣接す
    る第１金属シリサイド領域（４４）；および前記誘電体
    ブロック（５０）によって被覆されない前記ドレイン領
    域（４０）に隣接する第２金属シリサイド領域（４
    ８）；を含む前記静電放電保護トランジスタ（１８）；
    ならびに電界効果トランジスタであって：ソース領域；
    前記パッド（１４）に結合されたドレイン領域；前記ソ
    ースおよびドレイン領域間に位置するチャネル領域；ゲ
    ート電極；およびゲート誘電体層（２６）；を含む電界
    効果トランジスタ；から成ることを特徴とする半導体素
    子。
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