JPH08212246A - 論理生成方法 - Google Patents
論理生成方法Info
- Publication number
- JPH08212246A JPH08212246A JP7020139A JP2013995A JPH08212246A JP H08212246 A JPH08212246 A JP H08212246A JP 7020139 A JP7020139 A JP 7020139A JP 2013995 A JP2013995 A JP 2013995A JP H08212246 A JPH08212246 A JP H08212246A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- logic
- old
- common
- intermediate circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000005457 optimization Methods 0.000 claims abstract description 33
- 238000013461 design Methods 0.000 claims abstract description 29
- 230000000694 effects Effects 0.000 abstract description 3
- 238000012545 processing Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 238000011160 research Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 論理変更前の旧論理と旧論理から設計制約を
満たすように最適に生成された旧回路が既に存在すると
き、上記旧論理の一部を変更した新論理から上記設計制
約を満たすように最適化された新回路を生成するインク
リメンタル論理生成方法を得る。 【構成】 論理変更後の新論理ファイル１１３から論理
生成システムにより最適化されない中間回路ファイル１
１４を生成し、最適化された旧回路ファイル１１１と中
間回路ファイル１１４を入力し回路更新システムにより
変更不要部分の最適化情報を保存した中間ファイル１１
５を生成し、回路最適化システムにより中間ファイル１
１５の論理変更部分のみ最適化を行って、最適化された
新回路ファイル１１６を生成する。 【効果】 高速に設計制約を満たす最適な回路を生成す
ることが可能となり、論理設計の効率向上に大きな効果
を得ることができる。
満たすように最適に生成された旧回路が既に存在すると
き、上記旧論理の一部を変更した新論理から上記設計制
約を満たすように最適化された新回路を生成するインク
リメンタル論理生成方法を得る。 【構成】 論理変更後の新論理ファイル１１３から論理
生成システムにより最適化されない中間回路ファイル１
１４を生成し、最適化された旧回路ファイル１１１と中
間回路ファイル１１４を入力し回路更新システムにより
変更不要部分の最適化情報を保存した中間ファイル１１
５を生成し、回路最適化システムにより中間ファイル１
１５の論理変更部分のみ最適化を行って、最適化された
新回路ファイル１１６を生成する。 【効果】 高速に設計制約を満たす最適な回路を生成す
ることが可能となり、論理設計の効率向上に大きな効果
を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、論理から回路を生成す
る論理生成方法に係り、特に、論理変更前の旧論理と旧
論理から設計制約を満たすように最適に生成された旧回
路が既に存在するとき、旧論理の一部を変更した新論理
から設計制約を満たすように最適化された新回路を生成
する論理生成（インクリメンタル論理生成）に関する。
る論理生成方法に係り、特に、論理変更前の旧論理と旧
論理から設計制約を満たすように最適に生成された旧回
路が既に存在するとき、旧論理の一部を変更した新論理
から設計制約を満たすように最適化された新回路を生成
する論理生成（インクリメンタル論理生成）に関する。
【０００２】
【従来の技術】論理装置の論理設計は一般に、論理設計
効率を向上させるために、論理生成システムを用いて論
理から回路を生成する方法によって実施されている。論
理生成システムにおいては、論理から設計制約を満たす
ように最適化された回路を生成することが必須であり、
市販論理生成システムを含む大半の論理生成システムは
そのような最適化機能を有している。そのため、上記論
理生成システムでは、論理が少し変わると、生成回路の
構造が全く変わってしまうという傾向がある。
効率を向上させるために、論理生成システムを用いて論
理から回路を生成する方法によって実施されている。論
理生成システムにおいては、論理から設計制約を満たす
ように最適化された回路を生成することが必須であり、
市販論理生成システムを含む大半の論理生成システムは
そのような最適化機能を有している。そのため、上記論
理生成システムでは、論理が少し変わると、生成回路の
構造が全く変わってしまうという傾向がある。
【０００３】一方、論理変更時の論理生成方法として、
論理変更前の旧論理と旧論理から生成された旧回路が既
に存在するとき、旧論理の一部を変更した新論理から変
更不要部分の設計情報を保存した新回路を生成するイン
クリメンタル論理生成方法が提案されている。そのよう
なインクリメンタル論理生成方法の一つが、特願昭６０
−２１０９２０に記載されている。図２は従来技術であ
るインクリメンタル論理生成方法の動作環境（論理生成
の処理のフロー）を示す。図２の左側の部分（２００か
ら２１３）は初期設計時の処理フローを示しており、初
期設計時には、機能論理入力システムを用いて機能論理
ファイル（旧論理）を作成し、論理生成システムを用い
て機能論理ファイル（旧論理）から回路ファイルを生成
し、配置配線システムを用いて回路ファイルから実装情
報付き回路ファイルを生成し、必要があれば、回路入力
システムを用いて人手で回路最適化を行い、実装情報付
き人手最適化回路ファイル（旧回路）を作成する。図２
の右側の部分（２００から２１７）は論理変更時の処理
フローを示しており、論理変更時には、機能論理入力シ
ステムを用いて機能論理ファイル（旧論理）を更新して
論理変更後の機能論理ファイル（新論理）を作成し、論
理生成システムを用いて論理変更後の機能論理ファイル
（新論理）から論理変更後の回路ファイルを生成し、回
路更新システムを用いて論理変更後の回路ファイルと実
装情報付き人手最適化回路ファイル（旧回路）から論理
変更後の変更不要部分の実装情報・人手最適化情報付き
回路ファイルを生成し、回路入力システムを用いて追加
した回路部分の実装情報を人手で付与し、必要があれ
ば、さらに人手で回路最適化を行い、論理変更後の実装
情報・人手最適化情報付き回路ファイル（新回路）を作
成する。上記インクリメンタル論理生成方法は、フリッ
プフロップと最適化ブール式を記述した機能論理を入力
とする論理生成システムの使用を前提としているので、
回路更新システムにおける旧回路の変更不要部分の認識
は旧回路と新回路の構造比較によって行われている。
論理変更前の旧論理と旧論理から生成された旧回路が既
に存在するとき、旧論理の一部を変更した新論理から変
更不要部分の設計情報を保存した新回路を生成するイン
クリメンタル論理生成方法が提案されている。そのよう
なインクリメンタル論理生成方法の一つが、特願昭６０
−２１０９２０に記載されている。図２は従来技術であ
るインクリメンタル論理生成方法の動作環境（論理生成
の処理のフロー）を示す。図２の左側の部分（２００か
ら２１３）は初期設計時の処理フローを示しており、初
期設計時には、機能論理入力システムを用いて機能論理
ファイル（旧論理）を作成し、論理生成システムを用い
て機能論理ファイル（旧論理）から回路ファイルを生成
し、配置配線システムを用いて回路ファイルから実装情
報付き回路ファイルを生成し、必要があれば、回路入力
システムを用いて人手で回路最適化を行い、実装情報付
き人手最適化回路ファイル（旧回路）を作成する。図２
の右側の部分（２００から２１７）は論理変更時の処理
フローを示しており、論理変更時には、機能論理入力シ
ステムを用いて機能論理ファイル（旧論理）を更新して
論理変更後の機能論理ファイル（新論理）を作成し、論
理生成システムを用いて論理変更後の機能論理ファイル
（新論理）から論理変更後の回路ファイルを生成し、回
路更新システムを用いて論理変更後の回路ファイルと実
装情報付き人手最適化回路ファイル（旧回路）から論理
変更後の変更不要部分の実装情報・人手最適化情報付き
回路ファイルを生成し、回路入力システムを用いて追加
した回路部分の実装情報を人手で付与し、必要があれ
ば、さらに人手で回路最適化を行い、論理変更後の実装
情報・人手最適化情報付き回路ファイル（新回路）を作
成する。上記インクリメンタル論理生成方法は、フリッ
プフロップと最適化ブール式を記述した機能論理を入力
とする論理生成システムの使用を前提としているので、
回路更新システムにおける旧回路の変更不要部分の認識
は旧回路と新回路の構造比較によって行われている。
【０００４】
【発明が解決しようとする課題】上記の従来技術の論理
生成システムは設計制約が非常に厳しい場合、設計制約
を満たすようにするための最適化の処理時間が非常に増
大し、論理生成全体の処理時間も非常増大する。そのた
め、論理変更が生じる毎に上記論理生成システムによる
論理生成を行うと、設計期間が増大するという問題があ
った。この問題を解決するのに、インクリメンタル論理
生成方法は有効な手段となるが、上記の従来技術のイン
クリメンタル論理生成方法は、回路更新システムにおけ
る旧回路の変更不要部分の認識を旧回路と新回路の構造
比較によって行われているために、上記論理生成システ
ムを使用した場合、旧回路の最適化情報がほとんど保存
できないという問題があった。本発明の目的は、上記の
問題を解決するために、上記論理生成システムの論理変
更時の処理時間を大幅に削減する論理生成方法を提供す
ることにある。
生成システムは設計制約が非常に厳しい場合、設計制約
を満たすようにするための最適化の処理時間が非常に増
大し、論理生成全体の処理時間も非常増大する。そのた
め、論理変更が生じる毎に上記論理生成システムによる
論理生成を行うと、設計期間が増大するという問題があ
った。この問題を解決するのに、インクリメンタル論理
生成方法は有効な手段となるが、上記の従来技術のイン
クリメンタル論理生成方法は、回路更新システムにおけ
る旧回路の変更不要部分の認識を旧回路と新回路の構造
比較によって行われているために、上記論理生成システ
ムを使用した場合、旧回路の最適化情報がほとんど保存
できないという問題があった。本発明の目的は、上記の
問題を解決するために、上記論理生成システムの論理変
更時の処理時間を大幅に削減する論理生成方法を提供す
ることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、論理変更前の旧論理と旧論理から設計制
約を満たすように最適に生成された旧回路が既に存在す
るとき、上記旧論理の一部を変更した新論理から上記設
計制約を満たすように最適化された新回路を生成する論
理生成において、上記新論理から最適化されない第１中
間回路を生成する論理生成手段と、上記旧回路と上記第
１中間回路の間で論理機能が等価な上記旧回路の共通部
分回路と論理機能が等価でない上記第１中間回路の非共
通部分回路を識別し、上記旧回路の共通部分回路と上記
第１中間回路の非共通部分回路を併合して上記旧回路の
変更不要部分の最適化情報を保存した第２中間回路を生
成する回路更新手段と、上記第２中間回路内の上記第１
中間回路の非共通部分回路に対して上記設計制約を満た
すように最適化を行って上記新回路を生成する回路最適
化手段からなるように構成したものである。
に、本発明は、論理変更前の旧論理と旧論理から設計制
約を満たすように最適に生成された旧回路が既に存在す
るとき、上記旧論理の一部を変更した新論理から上記設
計制約を満たすように最適化された新回路を生成する論
理生成において、上記新論理から最適化されない第１中
間回路を生成する論理生成手段と、上記旧回路と上記第
１中間回路の間で論理機能が等価な上記旧回路の共通部
分回路と論理機能が等価でない上記第１中間回路の非共
通部分回路を識別し、上記旧回路の共通部分回路と上記
第１中間回路の非共通部分回路を併合して上記旧回路の
変更不要部分の最適化情報を保存した第２中間回路を生
成する回路更新手段と、上記第２中間回路内の上記第１
中間回路の非共通部分回路に対して上記設計制約を満た
すように最適化を行って上記新回路を生成する回路最適
化手段からなるように構成したものである。
【０００６】
【作用】上記の論理生成手段と回路更新手段と回路最適
化手段は、新論理から設計制約を満たすように最適化さ
れた新回路を高速に生成する。
化手段は、新論理から設計制約を満たすように最適化さ
れた新回路を高速に生成する。
【０００７】
【実施例】以下、本発明の実施例を図面により詳細に説
明する。最初に本発明に基づく論理生成システム（イン
クリメンタル論理生成）の動作環境（論理生成の処理フ
ロー）を図１に基づき説明する。
明する。最初に本発明に基づく論理生成システム（イン
クリメンタル論理生成）の動作環境（論理生成の処理フ
ロー）を図１に基づき説明する。
【０００８】図１の左側の部分（１０１から１１１）は
初期設計時の処理フローを示している。論理入力システ
ム１０１を用いて論理ファイル１１０を生成し、制約条
件ファイル１１２を参照して論理生成システム１０２を
用いて初期生成と最適化を行い最適化情報付き回路ファ
イル１１１を生成する。
初期設計時の処理フローを示している。論理入力システ
ム１０１を用いて論理ファイル１１０を生成し、制約条
件ファイル１１２を参照して論理生成システム１０２を
用いて初期生成と最適化を行い最適化情報付き回路ファ
イル１１１を生成する。
【０００９】図１の右側の部分（１０１から１１６）は
論理設計変更時の処理フローを示している。論理入力シ
ステム１０１を用いて論理ファイル１１０を更新し論理
更新後の論理ファイル１１３を作成し、論理生成システ
ム１０２を用いて最適化を行わずに初期生成のみを行い
論理生成後の回路ファイルを１１４を作成し、このファ
イル１１４と最適化情報付き回路ファイル１１１を入力
して回路更新システム１０３を用いて論理変更後の変更
不要部分の最適化情報付き回路ファイル１１５と既最適
化回路部分情報ファイル１１７を生成し、これらのファ
イル１１５、１１７を入力し制約条件ファイル１１２を
参照して回路最適化システム１０５を用いて論理変更部
分のみの最適化を行い論理変更後の最適化情報付き回路
ファイル１１６を生成する。
論理設計変更時の処理フローを示している。論理入力シ
ステム１０１を用いて論理ファイル１１０を更新し論理
更新後の論理ファイル１１３を作成し、論理生成システ
ム１０２を用いて最適化を行わずに初期生成のみを行い
論理生成後の回路ファイルを１１４を作成し、このファ
イル１１４と最適化情報付き回路ファイル１１１を入力
して回路更新システム１０３を用いて論理変更後の変更
不要部分の最適化情報付き回路ファイル１１５と既最適
化回路部分情報ファイル１１７を生成し、これらのファ
イル１１５、１１７を入力し制約条件ファイル１１２を
参照して回路最適化システム１０５を用いて論理変更部
分のみの最適化を行い論理変更後の最適化情報付き回路
ファイル１１６を生成する。
【００１０】図３は回路更新システム１０３における回
路更新処理のフローチャートである。以下、図３のフロ
ーチャートに基づき回路更新処理手順を順次説明する。
路更新処理のフローチャートである。以下、図３のフロ
ーチャートに基づき回路更新処理手順を順次説明する。
【００１１】ステップ３０１：本ステップは、論理変更
前の旧回路（最適化情報付き回路ファイル１１１の内
容）と論理変更後の第１中間回路（論理変更後の回路フ
ァイル１１４の内容）を入力し、旧回路と第１中間回路
の間でＦＦ（フリップフロップ）の対応付けを行う。本
ステップでは、以下の４つの指標を用いて対応ＦＦを認
識する。
前の旧回路（最適化情報付き回路ファイル１１１の内
容）と論理変更後の第１中間回路（論理変更後の回路フ
ァイル１１４の内容）を入力し、旧回路と第１中間回路
の間でＦＦ（フリップフロップ）の対応付けを行う。本
ステップでは、以下の４つの指標を用いて対応ＦＦを認
識する。
【００１２】（１）外部入力信号共有率：Rcis(Gi,Gj) Rcis(Gi,Gj)＝50(Ncis(Gi,Gj)/Nis(Gi)＋Ncis(Gi,Gj)/N
is(Gj)) ここで、Nis(Gi)，Nis(Gj)は、各々旧回路のＦＦ Gi、
第１中間回路のＦＦ Gjの出力論理値を決める外部入力
信号の個数を表す。また、Ncis(Gi,Gj)はGi，Gj各々の
外部入力信号の内で共通な信号の個数を表す。
is(Gj)) ここで、Nis(Gi)，Nis(Gj)は、各々旧回路のＦＦ Gi、
第１中間回路のＦＦ Gjの出力論理値を決める外部入力
信号の個数を表す。また、Ncis(Gi,Gj)はGi，Gj各々の
外部入力信号の内で共通な信号の個数を表す。
【００１３】（２）外部出力信号共有率：Rcos(Gi,Gj) Rcos(Gi,Gj)＝50(Ncos(Gi,Gj)/Nos(Gi)＋Ｎｃｏｓ（Ｇ
ｉ，Ｇｊ）／Ｎｏｓ（Ｇｊ）） ここで、Ｎｏｓ（Ｇｉ），Nos(Gj)は、各々Gi，Gjの出
力論理値が外部入力信号の論理値を決めるその外部入力
信号の個数を表す。また、Ncos(Gi,Gj)はGi，Gj各々の
外部入力信号の内で共通な信号の個数を表す。
ｉ，Ｇｊ）／Ｎｏｓ（Ｇｊ）） ここで、Ｎｏｓ（Ｇｉ），Nos(Gj)は、各々Gi，Gjの出
力論理値が外部入力信号の論理値を決めるその外部入力
信号の個数を表す。また、Ncos(Gi,Gj)はGi，Gj各々の
外部入力信号の内で共通な信号の個数を表す。
【００１４】（３）外部入力ＦＦ共有率：Rcif(Gi,Gj) Rcif(Gi,Gj)＝50(Ncif(Gi,Gj)/Nif(Gi)＋Ncif(Gi,Gj)/N
if(Gj)) ここで、Nif(Gi)，Nif(Gj)は、各々Gi，Gjの入力端子に
つながる入力ＦＦ（外部入力端子から当該ＦＦまでのパ
ス上のＦＦ）あるいは外部入力信号の個数を表す。ま
た、Ncif(Gi,Gj)はGi，Gj各々の入力ＦＦの内で対応Ｆ
Ｆと認識されているＦＦ対の個数と外部入力信号の内で
共通な信号の個数を表す。
if(Gj)) ここで、Nif(Gi)，Nif(Gj)は、各々Gi，Gjの入力端子に
つながる入力ＦＦ（外部入力端子から当該ＦＦまでのパ
ス上のＦＦ）あるいは外部入力信号の個数を表す。ま
た、Ncif(Gi,Gj)はGi，Gj各々の入力ＦＦの内で対応Ｆ
Ｆと認識されているＦＦ対の個数と外部入力信号の内で
共通な信号の個数を表す。
【００１５】（４）外部出力ＦＦ共有率：Rcof(Gi,Gj) Rcof(Gi,Gj)＝50(Ncof(Gi,Gj)/Nof(Gi)＋Ncof(Gi,Gj)/N
of(Gj)) ここで、Nof(Gi)，Nof(Gj)は、各々Gi，Gjの出力端子に
つながる入力ＦＦ（当該ＦＦから外部出力端子までのパ
ス上のＦＦ）あるいは外部出力信号の個数を表す。ま
た、Ncof(Gi,Gj)はGi，Gj各々の出力ＦＦの内で対応Ｆ
Ｆと認識されているＦＦ対の個数と外部出力信号の内で
共通な信号の個数を表す。
of(Gj)) ここで、Nof(Gi)，Nof(Gj)は、各々Gi，Gjの出力端子に
つながる入力ＦＦ（当該ＦＦから外部出力端子までのパ
ス上のＦＦ）あるいは外部出力信号の個数を表す。ま
た、Ncof(Gi,Gj)はGi，Gj各々の出力ＦＦの内で対応Ｆ
Ｆと認識されているＦＦ対の個数と外部出力信号の内で
共通な信号の個数を表す。
【００１６】本ステップの処理手順は特願昭60-210920
に記載されている対応ゲートの認識方法に準じているの
で、詳細な説明は省略し、一例題のみ説明する。
に記載されている対応ゲートの認識方法に準じているの
で、詳細な説明は省略し、一例題のみ説明する。
【００１７】図４は旧回路の例を示し図５は第１中間回
路の例を示す。まず図４の外部入力端子４０１〜４０４
と図５の外部入力端子５０１〜５０５の対応付けを行
う。対応付けのキーは外部入力信号名（外部入力端子の
接続信号名）であり、外部入力信号名が同一の外部入力
端子が対応外部入力端子となる。４０１と５０１、４０
２と５０２、４０３と５０３がそれぞれ対応付けられ、
４０４と５０４，５０５は対応付けができない。同様に
外部出力端子を外部出力信号名（外部出力端子の接続信
号名）をキーに対応づける。４１１と５１０、４１２と
５１１がそれぞれ対応付けられ、４１０と５１２は対応
付けができない。次に旧回路４００内のＦＦ４２１〜４
２７と第１中間回路５００内のＦＦ５２１〜５２７の対
応付けを行う。第１中間回路５００の外部入力端子数は
５、外部出力端子数は３で外部入力端子数が外部出力端
子数より大きいので、外部入力信号共有率Rcis(Gi,Gj)
を計算する。例えば、ＦＦ４２５とＦＦ５２２の場合、 Nis(４２５)＝３（Ａ，Ｂ，Ｃ）， Nis(５２２)＝２（Ｂ，Ｃ）， Ncis(４２５,５２２)＝２（Ｂ，Ｃ） なので、 Rcis(４２５,５２２)＝５０（２／３＋２／２）＝８３ となる。このようにして算出した各ＦＦ対のRcis(Gi,G
j)の算出結果（外部入力信号共有率の計算例）を図６に
示す。図６の結果に基づいて外部入力信号共有率の高い
順にＦＦを対応づけると、４２１と５２１、４２２と５
２２、４２５と５２４、さらに４２３と５２３が対応付
けられたＦＦ対となり、４２６、４２７、５２５、５２
７が外部入力信号共有率では対応が付かない衝突ＦＦ群
となる。次に衝突ＦＦ群に対して、外部出力ＦＦ共有率
Rcof(Gi,Gj)を計算する。例えば、ＦＦ４２６とＦＦ５
２５の場合、 Nof(４２６)＝２（Ｙ，４２７）， Nof(５２５)＝２（Ｙ，５２７）， Ncof(４２６,５２５)＝１（Ｙ） なので、 Rcof(４２６,５２５)＝５０（１／２＋１／２)＝５０ となる。このようにして算出した各ＦＦ対のRcof(Gi,G
j)の算出結果（外部出力ＦＦ共有率の計算例）を図７に
示す。図７の結果に基づいて外部出力ＦＦ共有率の高い
順にＦＦを対応づけると、４２７と５２７、４２６と５
２５が対応ＦＦ対となる。一方４２４と５２６は共有す
る外部入力信号、外部出力ＦＦはないので、対応付くＦ
Ｆはない。以上でステップ３０１が終了する。
路の例を示す。まず図４の外部入力端子４０１〜４０４
と図５の外部入力端子５０１〜５０５の対応付けを行
う。対応付けのキーは外部入力信号名（外部入力端子の
接続信号名）であり、外部入力信号名が同一の外部入力
端子が対応外部入力端子となる。４０１と５０１、４０
２と５０２、４０３と５０３がそれぞれ対応付けられ、
４０４と５０４，５０５は対応付けができない。同様に
外部出力端子を外部出力信号名（外部出力端子の接続信
号名）をキーに対応づける。４１１と５１０、４１２と
５１１がそれぞれ対応付けられ、４１０と５１２は対応
付けができない。次に旧回路４００内のＦＦ４２１〜４
２７と第１中間回路５００内のＦＦ５２１〜５２７の対
応付けを行う。第１中間回路５００の外部入力端子数は
５、外部出力端子数は３で外部入力端子数が外部出力端
子数より大きいので、外部入力信号共有率Rcis(Gi,Gj)
を計算する。例えば、ＦＦ４２５とＦＦ５２２の場合、 Nis(４２５)＝３（Ａ，Ｂ，Ｃ）， Nis(５２２)＝２（Ｂ，Ｃ）， Ncis(４２５,５２２)＝２（Ｂ，Ｃ） なので、 Rcis(４２５,５２２)＝５０（２／３＋２／２）＝８３ となる。このようにして算出した各ＦＦ対のRcis(Gi,G
j)の算出結果（外部入力信号共有率の計算例）を図６に
示す。図６の結果に基づいて外部入力信号共有率の高い
順にＦＦを対応づけると、４２１と５２１、４２２と５
２２、４２５と５２４、さらに４２３と５２３が対応付
けられたＦＦ対となり、４２６、４２７、５２５、５２
７が外部入力信号共有率では対応が付かない衝突ＦＦ群
となる。次に衝突ＦＦ群に対して、外部出力ＦＦ共有率
Rcof(Gi,Gj)を計算する。例えば、ＦＦ４２６とＦＦ５
２５の場合、 Nof(４２６)＝２（Ｙ，４２７）， Nof(５２５)＝２（Ｙ，５２７）， Ncof(４２６,５２５)＝１（Ｙ） なので、 Rcof(４２６,５２５)＝５０（１／２＋１／２)＝５０ となる。このようにして算出した各ＦＦ対のRcof(Gi,G
j)の算出結果（外部出力ＦＦ共有率の計算例）を図７に
示す。図７の結果に基づいて外部出力ＦＦ共有率の高い
順にＦＦを対応づけると、４２７と５２７、４２６と５
２５が対応ＦＦ対となる。一方４２４と５２６は共有す
る外部入力信号、外部出力ＦＦはないので、対応付くＦ
Ｆはない。以上でステップ３０１が終了する。
【００１８】ステップ３０２：本ステップは、ステップ
３０１で対応付けられたＦＦ対の各入力端子を出力切口
とするコーン対と、同一外部出力端子を出力切口とする
コーン対のそれぞれについて機能比較を行う。図８に本
ステップの処理フロー（コーンの機能比較の処理フロ
ー）を示す。本ステップは、ステップ８０１〜８０８か
ら構成される。以下、図９に示す旧回路９００（最適化
情報付き回路ファイル１１１の内容）と図１０に示す第
１中間回路１０００（論理変更後の回路ファイル１１４
の内容）の例に基づいて本ステップの詳細を説明する。
３０１で対応付けられたＦＦ対の各入力端子を出力切口
とするコーン対と、同一外部出力端子を出力切口とする
コーン対のそれぞれについて機能比較を行う。図８に本
ステップの処理フロー（コーンの機能比較の処理フロ
ー）を示す。本ステップは、ステップ８０１〜８０８か
ら構成される。以下、図９に示す旧回路９００（最適化
情報付き回路ファイル１１１の内容）と図１０に示す第
１中間回路１０００（論理変更後の回路ファイル１１４
の内容）の例に基づいて本ステップの詳細を説明する。
【００１９】旧回路９００の外部入力端子群９２０〜９
２９と第１中間回路１０００の外部入力端子群１０４０
〜１０５０は同一信号名の外部入力信号が接続している
入力端子対が対応づけられた入力端子であるとする。旧
回路９００の外部出力端子９３０に対応する第１中間回
路１０００の外部出力端子は存在しない。ＦＦは９１０
と１０３０、９１１と１０３１がそれぞれ対応し、１０
３２に対応するＦＦはないものとする。
２９と第１中間回路１０００の外部入力端子群１０４０
〜１０５０は同一信号名の外部入力信号が接続している
入力端子対が対応づけられた入力端子であるとする。旧
回路９００の外部出力端子９３０に対応する第１中間回
路１０００の外部出力端子は存在しない。ＦＦは９１０
と１０３０、９１１と１０３１がそれぞれ対応し、１０
３２に対応するＦＦはないものとする。
【００２０】ステップ８０１：本ステップは、未処理の
対応外部出力端子対あるいはＦＦ対が存在するかどうか
を判定し、存在すればステップ８０２に進み、存在しな
ければステップ８０８に進む。本例では未処理の対応Ｆ
Ｆ対（９１０と１０３０、９１１と１０３１）が存在す
るので、ステップ８０２に進む。
対応外部出力端子対あるいはＦＦ対が存在するかどうか
を判定し、存在すればステップ８０２に進み、存在しな
ければステップ８０８に進む。本例では未処理の対応Ｆ
Ｆ対（９１０と１０３０、９１１と１０３１）が存在す
るので、ステップ８０２に進む。
【００２１】ステップ８０２：本ステップは、第１中間
回路の未処理の対応外部出力端子対あるいはＦＦ対を一
対選択する。本例ではＦＦ９１０とＦＦ１０３０を選択
する。
回路の未処理の対応外部出力端子対あるいはＦＦ対を一
対選択する。本例ではＦＦ９１０とＦＦ１０３０を選択
する。
【００２２】ステップ８０３：本ステップは、ステップ
８０２で選択した外部出力端子対あるいはＦＦ対の各々
が作るコーン（外部出力端子を出力切口とするコーンま
たはＦＦの入力端子を出力切口とするコーン）を抽出す
る。本例ではＦＦ９１０の入力端子を出力切口とするコ
ーン９４０とＦＦ１０３０の入力端子を出力切口とする
コーン１０６０をファンイントレースにより抽出する。
８０２で選択した外部出力端子対あるいはＦＦ対の各々
が作るコーン（外部出力端子を出力切口とするコーンま
たはＦＦの入力端子を出力切口とするコーン）を抽出す
る。本例ではＦＦ９１０の入力端子を出力切口とするコ
ーン９４０とＦＦ１０３０の入力端子を出力切口とする
コーン１０６０をファンイントレースにより抽出する。
【００２３】ステップ８０４：本ステップは、ステップ
８０３で選択したコーン対の機能比較を行う。この機能
比較は、特願平４−０３７５６２に記載されている方法
で行うことができる。本例では、コーン９４０の論理機
能はＸ＝(Ａ＋Ｂ)・(^Ｃ・^Ｄ＋Ｅ)（ここで、^は論理
否定を表わす），コーン１０６０の論理機能もＸ＝(Ａ
＋Ｂ)・(^Ｃ・^Ｄ＋Ｅ)であり、論理機能が等価であ
る。
８０３で選択したコーン対の機能比較を行う。この機能
比較は、特願平４−０３７５６２に記載されている方法
で行うことができる。本例では、コーン９４０の論理機
能はＸ＝(Ａ＋Ｂ)・(^Ｃ・^Ｄ＋Ｅ)（ここで、^は論理
否定を表わす），コーン１０６０の論理機能もＸ＝(Ａ
＋Ｂ)・(^Ｃ・^Ｄ＋Ｅ)であり、論理機能が等価であ
る。
【００２４】ステップ８０５：本ステップは、ステップ
８０４のコーン対の機能比較の結果、論理機能が等価で
あればステップ８０６に進み、等価でなければステップ
８０７に進む。本例ではコーン９４０とコーン１０６０
の論理機能が等価なのでステップ８０６に進む。
８０４のコーン対の機能比較の結果、論理機能が等価で
あればステップ８０６に進み、等価でなければステップ
８０７に進む。本例ではコーン９４０とコーン１０６０
の論理機能が等価なのでステップ８０６に進む。
【００２５】ステップ８０６：本ステップは、ステップ
８０３で選択した旧回路のコーンに含まれる全てのゲー
トに共通部分論理を示すラベルを付ける。本例ではコー
ン９４０に含まれるゲート９０１、９０２、９０５、９
０８に共通部分論理を示すラベルを付ける。
８０３で選択した旧回路のコーンに含まれる全てのゲー
トに共通部分論理を示すラベルを付ける。本例ではコー
ン９４０に含まれるゲート９０１、９０２、９０５、９
０８に共通部分論理を示すラベルを付ける。
【００２６】ステップ８０１：本例では未処理の対応Ｆ
Ｆ対（９１１と１０３１）が存在するので、ステップ８
０２に進む。
Ｆ対（９１１と１０３１）が存在するので、ステップ８
０２に進む。
【００２７】ステップ８０２：本例ではＦＦ９１１とＦ
Ｆ１０３１を選択する。
Ｆ１０３１を選択する。
【００２８】ステップ８０３：本例ではＦＦ９１１の入
力端子を出力切口とするコーン９４１とＦＦ１０３１の
入力端子を出力切口とするコーン１０６１を抽出する。
力端子を出力切口とするコーン９４１とＦＦ１０３１の
入力端子を出力切口とするコーン１０６１を抽出する。
【００２９】ステップ８０４：本例では、コーン９４１
の論理機能はＹ＝(Ｃ＋Ｄ)・^Ｅ・^Ｆ・((Ｈ＋Ｉ）・^
Ｇ＋Ｊ)，コーン１０６０の論理機能はＹ＝((Ｃ＋Ｄ)・
^Ｅ)％(^Ｅ・^Ｆ)％((^Ｋ・^Ｈ＋Ｇ)・^J）（ここで％
は排他的論理和を表わす）であり、論理機能は等価でな
い。
の論理機能はＹ＝(Ｃ＋Ｄ)・^Ｅ・^Ｆ・((Ｈ＋Ｉ）・^
Ｇ＋Ｊ)，コーン１０６０の論理機能はＹ＝((Ｃ＋Ｄ)・
^Ｅ)％(^Ｅ・^Ｆ)％((^Ｋ・^Ｈ＋Ｇ)・^J）（ここで％
は排他的論理和を表わす）であり、論理機能は等価でな
い。
【００３０】ステップ８０５：本例ではコーン９４１と
コーン１０６１の論理機能は等価でないのでステップ８
０７に進む。
コーン１０６１の論理機能は等価でないのでステップ８
０７に進む。
【００３１】ステップ８０７：本ステップは、ステップ
８０３で選択した第１中間回路のコーンに含まれる全て
のゲートに非共通部分論理を示すラベルを付ける。本例
ではコーン１０６１に含まれるゲート１００２〜１００
９、１０１２に非共通部分論理を示すラベルを付ける。
８０３で選択した第１中間回路のコーンに含まれる全て
のゲートに非共通部分論理を示すラベルを付ける。本例
ではコーン１０６１に含まれるゲート１００２〜１００
９、１０１２に非共通部分論理を示すラベルを付ける。
【００３２】ステップ８０１：本例では、第１中間回路
１０００に未処理の対応外部出力端子対と対応ＦＦ対の
どちらも存在しないのでステップ８０８に進む。
１０００に未処理の対応外部出力端子対と対応ＦＦ対の
どちらも存在しないのでステップ８０８に進む。
【００３３】ステップ８０８：本ステップは、旧回路９
００と第１中間回路１０００の間で対応の付かなかった
第１中間回路１０００の全ての外部出力端子及びＦＦに
ついて、外部出力端子を出力切口とするコーンとＦＦの
入力端子を出力切口とするコーンに含まれる全てのゲー
トに非共通部分論理を示すラベルを付ける。本例ではＦ
Ｆ１０３２の入力端子を出力切口とするコーン１０６２
に含まれるゲート（１００４、１００５、１００９、１
０１３）に非共通部分論理を示すラベルを付ける。ここ
で１００４、１００５、１００９には既に非共通部分論
理を示すラベルがステップ８０７で付けられているの
で、１０１３のみに新たにラベルを付ける。
００と第１中間回路１０００の間で対応の付かなかった
第１中間回路１０００の全ての外部出力端子及びＦＦに
ついて、外部出力端子を出力切口とするコーンとＦＦの
入力端子を出力切口とするコーンに含まれる全てのゲー
トに非共通部分論理を示すラベルを付ける。本例ではＦ
Ｆ１０３２の入力端子を出力切口とするコーン１０６２
に含まれるゲート（１００４、１００５、１００９、１
０１３）に非共通部分論理を示すラベルを付ける。ここ
で１００４、１００５、１００９には既に非共通部分論
理を示すラベルがステップ８０７で付けられているの
で、１０１３のみに新たにラベルを付ける。
【００３４】図１１には、以上の結果で得られる、共通
部分論理を示すラベルを付けられたゲートで構成される
旧回路の部分回路１１０１と非共通部分論理を示すラベ
ルを付けられたゲートで構成される第１中間回路の部分
回路１１０２を示す。
部分論理を示すラベルを付けられたゲートで構成される
旧回路の部分回路１１０１と非共通部分論理を示すラベ
ルを付けられたゲートで構成される第１中間回路の部分
回路１１０２を示す。
【００３５】ステップ３０３：本ステップは、共通部分
論理を示すラベルを付けられたゲートで構成される旧回
路の部分回路（共通部分回路）と、非共通部分論理を示
すラベルを付けられたゲートで構成される第１中間回路
の部分回路（非共通部分回路）から機能が等価な重複部
分回路を識別し、当該重複部分回路を非共通部分回路か
ら削除する。本例では、まず図１１に示す共通部分回路
１１０１と非共通部分回路１１０２から、両者に共通な
入力切口群（外部入力信号またはＦＦ出力信号）を全て
選択する。ここでは共通部分回路１１０１の入力切口信
号１１１０と非共通部分回路１１０２の入力切口信号１
１１１（いずれも信号名Ｃ，Ｄ，Ｅ）である。次にこれ
らの入力切口群のみを入力する部分回路を共通部分回路
と非共通部分回路からそれぞれ抽出し（１１２０と１１
２１）機能比較を行う。部分回路１１２０と１１２１は
いずれも論理機能は(Ｃ＋Ｄ)・^Ｅであり、論理機能が
等価なので重複部分回路である。従って、非共通部分回
路１１０２から重複部分回路１１２１を削除し、その結
果をあらためて非共通部分回路１１３０とする。
論理を示すラベルを付けられたゲートで構成される旧回
路の部分回路（共通部分回路）と、非共通部分論理を示
すラベルを付けられたゲートで構成される第１中間回路
の部分回路（非共通部分回路）から機能が等価な重複部
分回路を識別し、当該重複部分回路を非共通部分回路か
ら削除する。本例では、まず図１１に示す共通部分回路
１１０１と非共通部分回路１１０２から、両者に共通な
入力切口群（外部入力信号またはＦＦ出力信号）を全て
選択する。ここでは共通部分回路１１０１の入力切口信
号１１１０と非共通部分回路１１０２の入力切口信号１
１１１（いずれも信号名Ｃ，Ｄ，Ｅ）である。次にこれ
らの入力切口群のみを入力する部分回路を共通部分回路
と非共通部分回路からそれぞれ抽出し（１１２０と１１
２１）機能比較を行う。部分回路１１２０と１１２１は
いずれも論理機能は(Ｃ＋Ｄ)・^Ｅであり、論理機能が
等価なので重複部分回路である。従って、非共通部分回
路１１０２から重複部分回路１１２１を削除し、その結
果をあらためて非共通部分回路１１３０とする。
【００３６】ステップ３０４：本ステップは、ステップ
３０２，３０３で得られた共通部分回路と非共通部分回
路と第１中間回路の全ての外部入出力端子とＦＦを併合
して第２中間回路を生成し、論理変更後の変更不要部分
の最適化情報付き回路ファイル１１５に出力する。ま
た、既最適化部分回路情報を既最適化部分回路情報ファ
イル１１７に出力する。本例では、図１１の共通部分回
路１１０１と非共通部分回路１１３０と図１０の外部入
力端子１０４０〜１０５０とＦＦ１０３０〜１０３２を
併合して図１２に示す第２中間回路１２００を生成す
る。また既最適化部分回路情報として共通部分回路１１
０１を出力する。
３０２，３０３で得られた共通部分回路と非共通部分回
路と第１中間回路の全ての外部入出力端子とＦＦを併合
して第２中間回路を生成し、論理変更後の変更不要部分
の最適化情報付き回路ファイル１１５に出力する。ま
た、既最適化部分回路情報を既最適化部分回路情報ファ
イル１１７に出力する。本例では、図１１の共通部分回
路１１０１と非共通部分回路１１３０と図１０の外部入
力端子１０４０〜１０５０とＦＦ１０３０〜１０３２を
併合して図１２に示す第２中間回路１２００を生成す
る。また既最適化部分回路情報として共通部分回路１１
０１を出力する。
【００３７】以上で回路更新処理が終了する。
【００３８】次に回路最適化システム１０４における回
路最適化処理について説明する。
路最適化処理について説明する。
【００３９】回路最適化処理は、第２中間回路（論理変
更後の変更不要部分の最適化情報付き回路ファイル１１
５の内容）の非共通部分回路を既最適化部分回路情報
（既最適化部分回路ファイル１１７の内容）に基づいて
抽出し、制約条件（制約条件ファイル１１２の内容）を
参照して回路の最適化を行う。図１３に制約条件の例を
示す。ここでは、全ての外部入力端子からＦＦ１０３０
の入力端子までのパスの最大ディレイ値が３nsec以下
（制約１３０１）、外部入力端子ＦからＦＦ１０３１の
入力端子までのパスの最大ディレイ値が２nsec以下（制
約１３０２）である。本例では、図１２に示す第２中間
回路１２００内の各ゲートのディレイ値が１nsec、配線
ディレイ値が０nsecであるとすると、制約１３０１を満
たすべきパスは全て共通部分回路１１０１に含まれるの
で、当該制約は最適化には無関係である（制約条件は満
たしている）。一方、制約１３０２を満たすべきパス
は、外部入力端子Ｆ １０４５を起点とし、ゲート１０
１７、１０１８，１０２２を経由してＦＦ１０３１の入
力端子を終点とする非共通部分回路１１３０内のパスで
あり、最大ディレイ値が３nsecとなっており、制約１３
０２を満たさない。従って当該パスは最適化の対象とな
り、ゲート１０１７、１０１８を統合して１個のＮＡＮ
Ｄゲートに置換することにより最大ディレイ値が２nsec
となり、図１４に示す最適化回路が得られ、論理変更後
の最適化情報付き回路ファイル１１６に出力する。ここ
で、ゲート１０１７、１０１８を統合して置換したＮＡ
ＮＤゲートは１４１０である。
更後の変更不要部分の最適化情報付き回路ファイル１１
５の内容）の非共通部分回路を既最適化部分回路情報
（既最適化部分回路ファイル１１７の内容）に基づいて
抽出し、制約条件（制約条件ファイル１１２の内容）を
参照して回路の最適化を行う。図１３に制約条件の例を
示す。ここでは、全ての外部入力端子からＦＦ１０３０
の入力端子までのパスの最大ディレイ値が３nsec以下
（制約１３０１）、外部入力端子ＦからＦＦ１０３１の
入力端子までのパスの最大ディレイ値が２nsec以下（制
約１３０２）である。本例では、図１２に示す第２中間
回路１２００内の各ゲートのディレイ値が１nsec、配線
ディレイ値が０nsecであるとすると、制約１３０１を満
たすべきパスは全て共通部分回路１１０１に含まれるの
で、当該制約は最適化には無関係である（制約条件は満
たしている）。一方、制約１３０２を満たすべきパス
は、外部入力端子Ｆ １０４５を起点とし、ゲート１０
１７、１０１８，１０２２を経由してＦＦ１０３１の入
力端子を終点とする非共通部分回路１１３０内のパスで
あり、最大ディレイ値が３nsecとなっており、制約１３
０２を満たさない。従って当該パスは最適化の対象とな
り、ゲート１０１７、１０１８を統合して１個のＮＡＮ
Ｄゲートに置換することにより最大ディレイ値が２nsec
となり、図１４に示す最適化回路が得られ、論理変更後
の最適化情報付き回路ファイル１１６に出力する。ここ
で、ゲート１０１７、１０１８を統合して置換したＮＡ
ＮＤゲートは１４１０である。
【００４０】このようにして本実施例により、インクリ
メンタルな論理生成が可能である。
メンタルな論理生成が可能である。
【００４１】
【発明の効果】上記のように本発明によるインクリメン
タル論理生成方法は、論理変更前の旧論理と旧論理から
設計制約を満たすように最適に生成された旧回路が既に
存在するとき、上記旧論理の一部を変更した新論理から
上記設計制約を満たすように最適化された新回路を生成
するインクリメンタル論理生成において、上記新論理か
ら最適化されない第１中間回路を生成する論理生成手段
と、上記旧回路と上記第１中間回路の間で論理機能が等
価な共通部分回路と論理機能が等価でない非共通部分回
路を識別し、上記旧回路の共通部分回路と上記第１中間
回路の非共通部分回路を併合して上記旧回路の変更不要
部分の最適化情報を保存した第２中間回路を生成する回
路更新手段と、上記第２中間回路内の上記第１中間回路
の非共通部分回路に対して上記設計制約を満たすように
最適化を行って、上記新回路を生成する回路最適化手段
とから回路を生成することにより、高速に設計制約を満
たす最適な回路を生成することが可能となり、論理設計
の効率向上に大きな効果を得ることができる。
タル論理生成方法は、論理変更前の旧論理と旧論理から
設計制約を満たすように最適に生成された旧回路が既に
存在するとき、上記旧論理の一部を変更した新論理から
上記設計制約を満たすように最適化された新回路を生成
するインクリメンタル論理生成において、上記新論理か
ら最適化されない第１中間回路を生成する論理生成手段
と、上記旧回路と上記第１中間回路の間で論理機能が等
価な共通部分回路と論理機能が等価でない非共通部分回
路を識別し、上記旧回路の共通部分回路と上記第１中間
回路の非共通部分回路を併合して上記旧回路の変更不要
部分の最適化情報を保存した第２中間回路を生成する回
路更新手段と、上記第２中間回路内の上記第１中間回路
の非共通部分回路に対して上記設計制約を満たすように
最適化を行って、上記新回路を生成する回路最適化手段
とから回路を生成することにより、高速に設計制約を満
たす最適な回路を生成することが可能となり、論理設計
の効率向上に大きな効果を得ることができる。
【００４２】
【図１】本発明によるインクリメンタル論理生成のフロ
ーチャートを示す図である。
ーチャートを示す図である。
【図２】従来のインクリメンタル論理生成のフローチャ
ートを示す図である。
ートを示す図である。
【図３】回路更新処理のフローチャートを示す図であ
る。
る。
【図４】旧回路の例を示す図である。
【図５】第１中間回路の例を示す図である。
【図６】外部入力信号共有率の計算例を示す図である。
【図７】外部出力ＦＦ共有率の計算例を示す図である。
【図８】コーンの機能比較処理のフローチャートを示す
図である。
図である。
【図９】旧回路の例を示す図である。
【図１０】第１中間回路の例を示す図である。
【図１１】共通部分回路と非共通部分回路の例を示す図
である。
である。
【図１２】第２中間回路の例を示す図である。
【図１３】制約条件の例を示す図である。
【図１４】論理変更後の最適化情報付き回路の例を示す
図である。
図である。
１０１〜１０４ インクリメンタル論理生成処理 １１０，１１１ 論理ファイル １１３，１１６ 回路ファイル １１４，１１５，１１７ 中間ファイル １１２ 制約条件ファイル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新舎 隆夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 林 信幸 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 榊 博基 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 旦代 三弥子 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山田 靖憲 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中田 孝広 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 森脇 郁 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 越下 順二 神奈川県横浜市中区尾上町６丁目81番地 日立ソフトウェアエンジニアリング株式会 社内
Claims (6)
- 【請求項１】論理変更前の旧論理と旧論理から設計制約
を満たすように最適に生成された旧回路が既に存在する
とき、上記旧論理の一部を変更した新論理から上記設計
制約を満たすように最適化された新回路を生成するイン
クリメンタル論理生成において、 上記新論理から最適化されない第１中間回路を生成する
論理生成手段と、 上記旧回路と上記第１中間回路の間で、論理機能が等価
な上記旧回路の共通部分回路と論理機能が等価でない上
記第１中間回路の非共通部分回路を識別し、上記旧回路
の共通部分回路と上記第１中間回路の非共通部分回路を
併合して上記旧回路の変更不要部分の最適化情報を保存
した第２中間回路を生成する回路更新手段と、 上記第２中間回路内の上記第１中間回路の非共通部分回
路に対して上記設計制約を満たすように最適化を行って
上記新回路を生成する回路最適化手段からなることを特
徴とする論理生成方法。 - 【請求項２】上記回路更新手段は、上記旧回路と上記第
１中間回路の間で、外部入出力信号名をキーにしてフリ
ップフロップ対の対応付けを行う対応フリップフロップ
認識手段と、 上記旧回路と上記第１中間回路の間で、各フリップフロ
ップ入力端子または各外部出力端子を出力切口とし、フ
リップフロップ出力端子群または外部入力端子群を入力
切口とする１出力多入力の組合せ回路のコーンの対の内
で、上記対応フリップフロップ認識手段で対応付けられ
たフリップフロップ対の各入力端子を出力切口とするコ
ーン対と同一外部出力端子を出力切口とするコーン対の
それぞれについて機能比較を行い、旧回路の内で、上記
機能比較で論理機能が等価であったコーンの少なくとも
一つに含まれる全てのゲートからなる部分回路を共通部
分回路とし、第１中間回路の内で、上記機能比較で論理
機能が等価でなかったコーンの少なくとも一つに含まれ
る全てのゲートと上記機能比較の対象とならなかったコ
ーンの少なくとも一つに含まれる全てのゲートからなる
部分回路を非共通部分回路とするコーン機能比較手段
と、 上記旧回路の共通部分回路と上記第１中間回路の非共通
部分回路の間で、論理機能が等価な上記第１中間回路の
重複部分回路を識別し、上記第１中間回路の重複部分回
路を上記第１中間回路の非共通部分回路から削除する重
複回路削除手段と、 上記旧回路の共通部分回路と上記第１中間回路の非共通
部分回路と上記第１中間回路の全てのフリップフロップ
と外部入出力端子を併合して上記第２中間回路を生成す
る回路編集手段からなることを特徴とする請求項１に記
載の論理生成方法。 - 【請求項３】上記対応フリップフロップ認識手段は、上
記第１中間回路の外部入力端子数と外部出力端子数の大
小関係に従って，外部入力信号共有率または外部出力信
号共有率を指標にしてフリップフロップ対の対応付けを
行うことを特徴とする請求項２に記載の論理生成方法。 - 【請求項４】上記対応フリップフロップ認識手段はさら
に、上記信号共有率によってはフリップフロップ対が一
義に定まらないフリップフロップ対群について、入力フ
リップフロップ共有率及び出力フリップフロップ共有率
の少なくとも一方を指標にしてフリップフロップ対の対
応付けを行うことを特徴とする請求項３に記載の論理生
成方法。 - 【請求項５】上記重複回路削除手段は、上記旧回路の共
通部分回路と上記第１中間回路の非共通部分回路の間
で、同一入力切口群を入力とする上記旧回路の共通部分
回路の部分回路と上記第１中間回路の非共通部分回路の
部分回路の機能比較を行って重複部分回路を識別するこ
とを特徴とする請求項３に記載の論理生成方法。 - 【請求項６】上記コーン機能比較手段はさらに、上記機
能比較で論理機能が等価でなかったコーン対が反転機能
か否かの判定を行い、反転機能であった場合には上記旧
回路の上記コーンの最出力側のインバータの削除または
上記コーンの最出力側へのインバータの挿入または上記
コーンの最出力側ゲートの反転論理出力端子への信号の
付け替えのいずれかにより反転機能コーンを作成し、上
記反転機能コーンに含まれる全てのゲートを上記旧回路
の共通部分回路に加えることを特徴とする請求項２に記
載の論理生成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020139A JPH08212246A (ja) | 1995-02-08 | 1995-02-08 | 論理生成方法 |
| US08/599,090 US5856926A (en) | 1995-02-08 | 1996-02-07 | Logic synthesis method and system with intermediate circuit files |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020139A JPH08212246A (ja) | 1995-02-08 | 1995-02-08 | 論理生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212246A true JPH08212246A (ja) | 1996-08-20 |
Family
ID=12018812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020139A Pending JPH08212246A (ja) | 1995-02-08 | 1995-02-08 | 論理生成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5856926A (ja) |
| JP (1) | JPH08212246A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3056071B2 (ja) * | 1996-04-25 | 2000-06-26 | 日本電気アイシーマイコンシステム株式会社 | 設計支援装置 |
| JP2877087B2 (ja) * | 1996-06-28 | 1999-03-31 | 日本電気株式会社 | 類似部分回路抽出を用いた論理合成方法及び論理合成装置 |
| US6182247B1 (en) * | 1996-10-28 | 2001-01-30 | Altera Corporation | Embedded logic analyzer for a programmable logic device |
| US6430726B1 (en) * | 1997-12-19 | 2002-08-06 | Nec Corporation | Logic circuit synthesizing method and logic synthesizing system |
| US6367056B1 (en) | 1998-04-23 | 2002-04-02 | Altera Corporation | Method for incremental timing analysis |
| US6405345B1 (en) * | 1999-05-28 | 2002-06-11 | Cadence Design Systems, Inc. | Updating placement during technology mapping |
| US6378116B1 (en) | 1999-05-28 | 2002-04-23 | Cadence Design Systems, Inc. | Using budgeted required time during technology mapping |
| US6484292B1 (en) * | 2000-02-07 | 2002-11-19 | Xilinx, Inc. | Incremental logic synthesis system for revisions of logic circuit designs |
| US6442741B1 (en) * | 2000-10-06 | 2002-08-27 | Lsi Logic Corporation | Method of automatically generating schematic and waveform diagrams for analysis of timing margins and signal skews of relevant logic cells using input signal predictors and transition times |
| US6993730B1 (en) * | 2001-01-10 | 2006-01-31 | Tempus Fugit, Inc. | Method for rapidly determining the functional equivalence between two circuit models |
| JP6217359B2 (ja) * | 2013-12-03 | 2017-10-25 | 富士ゼロックス株式会社 | 回路情報処理装置、回路情報処理システム、データベース管理装置、プログラム及び記録媒体 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287289A (en) * | 1990-04-13 | 1994-02-15 | Hitachi, Ltd. | Logic synthesis method |
| JP2516703B2 (ja) * | 1990-09-26 | 1996-07-24 | 株式会社日立製作所 | 論理自動生成方法および論理自動生成システム |
| US5473547A (en) * | 1992-10-26 | 1995-12-05 | Fujitsu Limited | Logic synthesizer for engineering changes |
| US5436849A (en) * | 1993-02-09 | 1995-07-25 | International Business Machines Corporation | Incremental logic synthesis system for efficient revision of logic circuit designs |
| US5587919A (en) * | 1994-04-22 | 1996-12-24 | Lucent Technologies, Inc. | Apparatus and method for logic optimization by redundancy addition and removal |
| US5537330A (en) * | 1994-06-10 | 1996-07-16 | International Business Machines Corporation | Method for mapping in logic synthesis by logic classification |
-
1995
- 1995-02-08 JP JP7020139A patent/JPH08212246A/ja active Pending
-
1996
- 1996-02-07 US US08/599,090 patent/US5856926A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5856926A (en) | 1999-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5734917A (en) | System for producing combination circuit to satisfy prescribed delay time by deleting selected path gate and allowing to perform the permissible function for initial circuit | |
| JP2609799B2 (ja) | 順序回路の再設計方法 | |
| US6651229B2 (en) | Generation of refined switching windows in static timing analysis | |
| JPH0756656B2 (ja) | ゲ−ト論理自動更新方法 | |
| US7107557B2 (en) | Method for calculation of cell delay time and method for layout optimization of semiconductor integrated circuit | |
| JP3175322B2 (ja) | 論理自動生成方法 | |
| US6353919B2 (en) | Pass-transistor logic circuit and a method of designing thereof | |
| JPH08212246A (ja) | 論理生成方法 | |
| US20020010899A1 (en) | Digital circuit layout techniques | |
| JPS62159278A (ja) | 自動論理設計システム | |
| US7000206B2 (en) | Timing path detailer | |
| CN115167868B (zh) | 代码编译方法、装置、设备及计算机存储介质 | |
| JP2917969B2 (ja) | 論理等価性検証方法および論理等価性検証装置 | |
| JP2853649B2 (ja) | 論理シミュレーション用モデルの作成方法 | |
| JPH10340291A (ja) | 論理シミュレーション用モデルの作成方法 | |
| US20040111247A1 (en) | Optimization of timing models using bus compression | |
| JPH05233749A (ja) | 論理等価検証方法 | |
| JPH05151310A (ja) | 論理回路最適化処理方法 | |
| JPH1083416A (ja) | 実装最適化情報を保存する論理合成方法 | |
| JPH07121593A (ja) | 論理設計データ生成方法 | |
| JPH1153413A (ja) | テクノロジ変換方法およびテクノロジ変換装置ならびにテクノロジ変換プログラムを記憶した記憶媒体 | |
| JPH03104138A (ja) | 階層設計処理方式 | |
| JP2000003382A (ja) | インクリメンタル論理生成方法 | |
| JPH06244280A (ja) | 自動フロアプランニング装置 | |
| JPH09101978A (ja) | レイアウト検証方法 |