JPH08171383A

JPH08171383A - 縮小表示回路

Info

Publication number: JPH08171383A
Application number: JP6316215A
Authority: JP
Inventors: Kazuhiko Nakamura; 和彦中村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-12-20
Filing date: 1994-12-20
Publication date: 1996-07-02

Abstract

(57)【要約】【目的】回路構成が簡単、かつ、回路規模が小さい、動
画入力が可能な縮小表示回路を提供する。【構成】シリアルクロックをカウントすることにより得
られるアドレスを基にデジタル映像信号の書き込みおよ
び読み出しが行われるフィールドメモリ１を有し、フィ
ールドメモリ１に書き込まれたデジタル映像信号より表
示映像を得る縮小表示回路であって、デジタル映像信号
の書き込み動作をライトイネーブル信号により制御す
る、メモリ２とＣＰＵ４からなる制御手段を有する。制
御手段は、ライトイネーブル信号がロウレベルのときに
は、フィールドメモリ１へのデジタル映像信号の書き込
みを行わせるとともに、カウントを進ませてアドレスを
インクリメントし、ライトイネーブル信号がハイレベル
のときには、フィールドメモリ１へのデジタル映像信号
の書き込みは行わせず、アドレスもインクリメントしな
い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像の表示回路に関
し、特に、映像情報処理装置等に用いられる縮小表示回
路に関する。

【０００２】

【従来の技術】従来、映像（画像）の表示サイズを変更
することが可能な表示回路としては、例えば、特開昭６
３−４２２８１号公報に記載されるような、画像のサイ
ズの変更を可能とした表示回路が提案されている。

【０００３】図５は、上記公報に記載される表示回路の
概略構成を示すブロック図である。

【０００４】図５において、表示回路は、画像読み出し
用のアドレスを発生するためのＸアドレスカウンタ１０
１，Ｙアドレスカウンタ１０２と、Ｘアドレスカウンタ
１０１，Ｙアドレスカウンタ１０２のそれぞれの出力
Ａ，Ｂを任意のアドレスに変換するＲＡＭよりなるルッ
クアップテーブル１０３，１０４と、該ルックアップテ
ーブル１０３，１０４の内容の書き込みを行なうＣＰＵ
１０５と、ルックアップテーブル１０３，１０４のそれ
ぞれと相互に接続された表示用の画像メモリ６とによっ
て構成されている。ここで、Ｘアドレスカウンタ１０１
およびＹアドレスカウンタは、それぞれ記録時の副走査
方向および主走査方向に関するアドレスを指定するもの
である。また、１０２画像メモリ６には、予めデジタル
画像データが格納されており、その出力側には表示装置
が接続される。

【０００５】上記表示回路では、Ｘアドレスカウンタ１
０１の出力内容をルックアップテーブル１０３で変換し
て画像メモリ６に与え、同様にＹアドレスカウンタ１０
２の出力内容をルックアップテーブル１０４で変換して
画像メモリ６に与えることにより、画像の表示サイズが
変更される。この場合、各ルックアップテーブル１０
３，１０４における変換を、カウンタの進み方が「０，
１，２，３，・・・」から「０，２，４，６，・・・」となる
ようにすると、表示装置には、画像メモリ６に格納され
た画像を１／２に縮小した画像が表示される。また、画
像メモリ６に格納された画像を、Ｘアドレス、Ｙアドレ
スともにリニアな空間で読み出すと、縮小も拡大もされ
ていない画像が表示される。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の表示回路には、以下のような問題点がある。

【０００７】画像メモリにＲＡＭが用いられる表示回路
においては、ＲＡＭへの画像データの書き込み、ＲＡＭ
からの画像データの読み出しの際には、アドレスを与え
る必要がある。そのため、従来の表示回路は、画像デー
タを読み出すためのアドレスを、Ｘアドレスカウンタお
よびＹアドレスカウンタによりそれぞれ得、その得られ
たアドレスをそれぞれ各ルックアップテーブルにて変換
することにより、画像の表示サイズの変更を行ってい
る。このように、各カウンタのロード値を各ルックアッ
プテーブルにて変換して画像データを読み出すためのア
ドレスを得ている従来の表示回路においては、アドレス
カウンタ等のアドレス発生回路が必要とされるため、回
路構成が複雑なものとなるという問題点がある。

【０００８】さらに、各ルックアップテーブルには、カ
ウンタのロード値を変換するためのＸアドレステーブ
ル、Ｙアドレステーブルを予め記憶しておく必要がある
ため、記憶容量の大きなＲＡＭが使用される。そのた
め、回路規模が大きなものとなるという問題点がある。

【０００９】また、従来の表示回路は、予め画像メモリ
に記憶された画像データを、アドレス発生回路から得ら
れるアドレスを基に読み出して画像を表示する構成とな
っているため、動画の入力が困難であるという問題点が
ある。

【００１０】本発明の目的は、上記各問題点を解決し、
回路構成が簡単、かつ、回路規模が小さい、動画入力が
可能な縮小表示回路を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、シリアルクロ
ックをカウントすることにより得られるアドレスを基に
デジタル映像信号の書き込みおよび読み出しが行われる
フィールドメモリを有し、前記フィールドメモリに書き
込まれたデジタル映像信号より表示映像を得る縮小表示
回路であって、前記フィールドメモリにおけるデジタル
映像信号の書き込み動作をライトイネーブル信号により
制御する制御手段を有し、前記制御手段は、ライトイネ
ーブル信号がロウレベルのときには、前記フィールドメ
モリへのデジタル映像信号の書き込みを行わせるととも
に、前記カウントを進ませてアドレスをインクリメント
し、ライトイネーブル信号がハイレベルのときには、前
記フィールドメモリへのデジタル映像信号の書き込みは
行わせず、アドレスもインクリメントしないことを特徴
とする。

【００１２】上記の縮小表示回路において、制御手段
を、１ビットのデータを記憶することが可能なメモリ
と、該メモリにデータを書き込むためのＣＰＵとにより
構成し、メモリに書き込まれたデータを基にライトイネ
ーブル信号を生成するようにしてもよい。

【００１３】

【作用】上記のように構成される本発明の縮小表示回路
では、シリアルクロックをカウントすることにより得ら
れるアドレスを基にフィールドメモリにおけるデジタル
映像信号の書き込みおよび読み出しが行われ、フィール
ドメモリに書き込まれたデジタル映像信号より表示映像
を得ている。したがって、フィールドメモリにおけるデ
ジタル映像信号の書き込みをライトイネーブル信号によ
り制御すれば、そのライトイネーブル信号を基に書き込
まれたデジタル映像信号が読み出されて表示されること
となる。

【００１４】本発明では、フィールドメモリにおけるデ
ジタル映像信号の書き込み動作は、制御手段によって、
ライトイネーブル信号がロウレベルのときは、書き込み
およびアドレスのインクリメントが行なわれ、ハイレベ
ルのときは、書き込みもアドレスのインクリメントも行
なわれないよう制御されるので、フィールドメモリに
は、入力されるデジタル映像信号の、ライトイネーブル
信号がハイレベルの間に対応する間のデータが間引かれ
た信号が書き込まれる。

【００１５】したがって、フィールドメモリからは、ラ
イトイネーブル信号がロウレベルの間にのみ書き込まれ
た、間引かれたデジタル映像信号が読み出されることと
なり、これにより、映像の表示サイズが縮小される。

【００１６】また、本発明では、上述のようにフィール
ドメモリにおけるデジタル映像の書き込みおよび読み出
しは、シリアルクロックをカウントすることにより得ら
れるアドレスを基に行われるので、従来のようにアドレ
スカウンタやルックアップテーブル等のアドレス発生回
路を設ける必要はない。さらに、本発明では、上述のよ
うにフィールドメモリにおけるデジタル映像の書き込み
を制御することによって、映像の表示サイズの変更が行
われるので、動画の入力を行うことができる。

【００１７】本発明のうち、１ビットのデータを記憶す
ることが可能なメモリと、該メモリにデータを書き込む
ためのＣＰＵとにより制御手段が構成されるものにおい
ては、ライトイネーブル信号はメモリに書き込まれたデ
ータを基に生成される。したがって、ＣＰＵを用いて
「０」，「１」よりなる１ビットのデータをメモリに書
き込むことにより、フィールドメモリにおけるデジタル
映像信号の書き込み動作を制御することができ、上述の
データが間引かれる部分を任意に設定することができ
る。本発明では、例えば、メモリに「0,1,0,1,0,1,1,0,
1,1,0・・・」のようなデータを書き込むと、同一画面内に
おいて、部分的に縮小率の異なる画像が表示されること
となる。

【００１８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１９】図１は、本発明の一実施例の縮小表示回路
の概略構成を示すブロック図である。

【００２０】図１において、１はビデオ映像信号を１フ
レーム記録することが可能なフィールドメモリ、２はメ
モリ、３はメモリ制御回路、４はＣＰＵ、５はフィール
ドメモリ１の入力ラインに設けられたＡ／Ｄ変換器、６
はフィールドメモリ１の出力ラインに設けられたＤ／Ａ
変換器である。これら各部は、以下のような構成となっ
ている。

【００２１】フィールドメモリ１は、ビデオ信号ＡがＡ
／Ｄ変換器５によってデジタル信号に変換されたデジタ
ル映像信号Ｃを入力とし、このデジタル映像信号Ｃに対
してデジタル映像信号Ｄを出力するもので、その出力
は、Ｄ／Ａ変換器６を介して表示装置（不図示）に入力
されている。このフィールドメモリ１では、書き込み信
号Ｂ（シリアルクロック）をカウントすることにより得
られるアドレスを基にデジタル映像信号Ｃがメモリ内に
順次書き込まれる。このフィールドメモリ１に書き込ま
れたデジタル映像信号は、読み取り信号Ｆ（シリアルク
ロック）をカウントすることにより得られるアドレスを
基に、デジタル映像信号Ｄとして読み出される。

【００２２】メモリ２は、フィールドメモリ１における
書き込みアクセスを制御するためのライトイネーブル信
号Ｇを発生するものである。このメモリ２にはＣＰＵ４
が接続されており、メモリ内容がこのＣＰＵ４により書
き換えられるよう構成されている。すなわち、本実施例
では、このＣＰＵ４によってメモリ２にデータを書き込
むことにより、フィールドメモリ１における書き込みア
クセスが制御される。このＣＰＵ４によるメモリ２への
データの書き込みは、ＣＰＵ４からのライトイネーブル
書き込みデータＪによって行なわれる。

【００２３】メモリ制御回路３は、フィールドメモリ１
およびメモリ２のそれぞれにおけるメモリの読み出しの
タイミング信号を与えるもので、フィールドメモリ制御
信号Ｈおよびラトイネーブルメモリ制御信号Ｉをそれぞ
れのメモリに出力する。

【００２４】ここで、上述のメモリ２の具体的な動作を
図２を参照して詳しく説明する。

【００２５】図２は、図１に示すメモリ２の動作を説明
するための図で、ライトイネーブル信号Ｇの生成、およ
びそのライトイネーブル信号Ｇを用いたフィールドメモ
リ１における書き込みアクセスの制御が模式的に示され
ている。なお、図中、フィールドメモリ１に書き込まれ
るデータの構成はＲＧＢ８ビットのものとなっている
が、本発明はこれに限定されるものではなく、そのデー
タの構成は仕様によって異なる。

【００２６】ＣＰＵ４から、画像の表示サイズの縮小を
行なうためのライトイネーブル書き込みデータＪがメモ
リ２へ入力されると、メモリ２にそのライトイネーブル
書き込みデータＪに基く「０」，「１」からなる１ビッ
トのデータが書き込まれる。すると、メモリ２では、書
き込まれたデータの内容に基づいてライトイネーブル信
号Ｇが生成され、この生成されたライトイネーブル信号
Ｇがフィールドメモリ１へ出力される。

【００２７】メモリ２からライトイネーブル信号Ｇがフ
ィールドメモリ１へ出力されると、フィールドメモリ１
におけるデジタル映像信号Ｃの書き込み動作が、次のよ
うに制御される。すなわち、入力されるライトイネーブ
ル信号Ｇ（アクティブ・ロー）が「０」（Ｌｏレベル）
のときには、データの書き込みを行なうとともに、書き
込み信号Ｂ（シリアルクロック）によるカウントを進ま
せてアドレスをインクリメントし、「１」（Ｈｉレベ
ル）のときには、データの書き込みを行なわず、アドレ
スも進めないない。この結果、フィールドメモリ１に
は、ライトイネーブル信号Ｇ（アクティブ・ロー）が
「１」（Ｈｉレベル）のときのデータが間引かれた、
「２，５，８・・・」のデータが書き込まれる。

【００２８】上述のように、本実施例の縮小表示回路で
は、メモリ２に書き込まれたデータに基づいて、メフィ
ールドメモリ１へのデータの書き込み動作が制御され
る。

【００２９】次に、上述のように構成される縮小表示回
路の全体的な動作について説明する。

【００３０】ビデオ信号Ａが入力されると、ビデオ信号
ＡがＡ／Ｄ変換器５にてデジタル映像信号Ｇに変換され
てフィールドメモリ１へ入力される。すると、フィール
ドメモリ１では、書き込み信号Ｂを基にデジタル映像信
号Ｇがメモリに書き込まれる。このメモリに書き込まれ
たデータは、読み出し信号Ｆを基にデジタル映像信号Ｄ
として読み出され、Ｄ／Ａ変換器６にてビデオ信号Ｅに
変換された後、表示装置（不図示）に入力されて映像が
表示される。

【００３１】以下、上記表示された映像の表示サイズを
変更する場合について説明する。

【００３２】図３は、図１に示した任意縮小表示回路に
おける表示サイズ縮小の動作を説明するための図で、表
示サイズの縮小を行なった際のデジタル映像信号Ｃ、ラ
イトイネーブル信号Ｇ、およびデジタル映像信号Ｄが示
されている。

【００３３】図３に示すように、ＣＰＵ４を用いて、メ
モリ２に、「0,1,0,1,0,1,1,0,1,1,0・・・」なるデータを
書き込むと、メモリ２からは図３に示すようなライトイ
ネーブル信号Ｇが出力される。すると、フィールドメモ
リ１では、そのライトイネーブル信号Ｇを基に、デジタ
ル映像信号Ｃ（data1，data2，・・・がシリアルに入力
されている）がメモリに次のようにして書き込まれる。
すなわち、フィールドメモリ１におけるデジタル映像信
号Ｃの書き込みは、ライトイネーブル信号ＧがＬｏレベ
ル（「０」）ときに書き込みが行なれ、Ｈｉレベル
（「１」）のときには書き込みが行なわれないことか
ら、ここでは、上記「0,1,0,1,0,1,1,0,1,1,0・・・」を出
力内容とするライトイネーブル信号Ｇが入力されると、
フィールドメモリ１に、「data1，data3，data5,data8,
data11・・・」の内容のデータが書き込まれる。

【００３４】上記のようにして、フィールドメモリ１に
「data1，data3，data5,data8,data11・・・」の内容のデ
ータが書き込まれると、この書き込まれたデータが読み
出し信号Ｆを基に読み出され、図３に示すようなデジタ
ル映像信号Ｄ、すなわち、上記デジタル映像信号Ｃから
「data2，data4，data6,data7,data9，data10・・・」が間
引かれた信号が出力される。すると、表示装置には、入
力データ（デジタル映像信号Ｃ）のdata1〜data4の間が
２分の１に、data5〜data10の間が３分の１に縮小され
た映像が表示される。図４（ａ）に、入力されるデジタ
ル映像信号Ｃすべてがフィールドメモリ１に書き込まれ
た際の表示映像（標準映像）を示し、図４（ｂ）に、デ
ジタル映像信号Ｃの一部のデータが間引かれてフィール
ドメモリ１に書き込まれた際の表示映像を示す。

【００３５】以上のように、本実施例では、ＣＰＵ４を
用いてメモリ２にデータを書き込むことによりライトイ
ネーブル信号の出力内容を自由に設定でき、これにより
フィールドメモリ１におけるデータの書き込み動作を制
御している。したがって、入力されるデジタル映像信号
Ｃのデータが間引かれる部分を任意に設定でき、例え
ば、上述のように、メモリに「0,1,0,1,0,1,1,0,1,1,0・
・・」のようなデータを書き込むと、同一画面内におい
て、縮小率が部分的に異なる画像を表示することができ
る。

【００３６】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。

【００３７】（１）従来のようにアドレスカウンタやル
ックアップテーブル等のアドレス発生回路を設ける必要
がないので、回路構成の簡単な、かつ、回路規模の小さ
な縮小表示回路を提供することができるという効果があ
る。

【００３８】（２）フィールドメモリに入力されるデジ
タル映像信号の間引かれる部分を任意に設定することが
できるので、同一画面において、縮小率が部分的に異な
る画像を表示することができるという効果がある。

【００３９】（３）フィールドメモリにおけるデジタル
映像の書き込みを制御することによって、映像の表示サ
イズの変更が行われるので、簡単に動画の入力を行うこ
とができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の任意縮小表示回路の概略構
成を示すブロック図である。

【図２】図１に示すメモリ２の動作を説明するための図
で、ライトイネーブル信号Ｇの生成、およびそのライト
イネーブル信号Ｇを用いたフィールドメモリ１における
書き込みアクセスの制御が模式的に示されている。

【図３】図１示した任意縮小表示回路における表示サイ
ズ縮小の動作を説明するための図で、表示サイズの縮小
を行なった際のデジタル映像信号Ｃ、ライトイネーブル
信号Ｇ、およびデジタル映像信号Ｄが示されている。

【図４】（ａ）は、入力されるデジタル映像信号Ｃすべ
てがフィールドメモリ１に書き込まれた際の表示映像
（標準映像）、（ｂ）は、入力されるデジタル映像信号
Ｃの一部のデータが間引かれてフィールドメモリ１に書
き込まれた際の表示映像を示す図である。

【図５】特開昭６３−４２２８１号公報に記載される表
示回路の概略構成を示すブロック図である。

【符号の説明】

１フィールドメモリ２メモリ３メモリ制御回路４ＣＰＵ５Ａ／Ｄ変換器６Ｄ／Ａ変換器

Claims

【特許請求の範囲】

【請求項１】シリアルクロックをカウントすることに
より得られるアドレスを基にデジタル映像信号の書き込
みおよび読み出しが行われるフィールドメモリを有し、
前記フィールドメモリに書き込まれたデジタル映像信号
より表示映像を得る縮小表示回路であって、前記フィールドメモリにおけるデジタル映像信号の書き
込み動作をライトイネーブル信号により制御する制御手
段を有し、前記制御手段は、ライトイネーブル信号がロウレベルの
ときには、前記フィールドメモリへのデジタル映像信号
の書き込みを行わせるとともに、前記カウントを進ませ
てアドレスをインクリメントし、ライトイネーブル信号
がハイレベルのときには、前記フィールドメモリへのデ
ジタル映像信号の書き込みは行わせず、アドレスもイン
クリメントしないことを特徴とする縮小表示回路。
【請求項２】請求項１に記載の縮小表示回路におい
て、制御手段は、１ビットのデータを記憶することが可能な
メモリと、該メモリにデータを書き込むためのＣＰＵと
を有し、前記メモリに書き込まれたデータを基にライト
イネーブル信号を生成することを特徴とする縮小表示回
路。