JPH09244595A - 表示制御方法および装置ならびに表示システム - Google Patents

Abstract

(57)【要約】 【課題】 表示速度を３０フレーム／秒以上に保つこと
ができる表示制御技術を提供する。 【解決手段】 映像信号入力装置９，１０からの映像情
報と中央処理装置からの画像情報とを合成し、この合成
情報（表示データ）に基づいて、表示状態の記憶性を有
する表示装置２０により表示を行なうための表示制御方
法および装置において、前記画像情報において更新の行
われる走査領域（部分書換ラインフラグ情報）を検出
し、前記合成情報における、映像情報の走査領域とその
大きさ（映像データ領域情報）を検出し、前記検出され
た各走査領域および大きさに基づいて、前記映像情報と
画像情報のうち表示更新の行われているものを優先的に
前記表示装置に出力し、前記優先的な出力は、前記映像
情報により更新される走査領域と、前記画像情報におい
て更新される走査領域と、それ以外の走査領域とでイン
ターレス数を異ならせることで実現し、更に前記映像情
報の走査領域の大きさに応じてその走査領域におけるイ
ンターレス数を決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示制御技術に関
し、詳しくは、例えば強誘電性液晶を表示更新のための
動作媒体として用い、電界の印加等によって更新された
表示状態を保持可能な表示素子を具えた表示装置の制御
技術に関するものである。

【０００２】

【従来の技術】一般に、情報処理システムなどには、情
報の視覚的表現機能を果たす情報表示手段として表示装
置が用いられており、このような表示装置としてはＣＲ
Ｔ表示装置が広く知られている。ところが、ＣＲＴは特
に表示画面の厚み方向の長さをある程度必要とするた
め、全体としてその容積が大きくなり、表示装置全体の
小型化を図り難い。また、これにより、このようなＣＲ
Ｔを表示器として用いた情報処理システムの使用にあた
っての自由度、すなわち設置場所、携帯性等の自由度が
損なわれる。

【０００３】この点を補うものとして液晶表示器（以
下、ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐ
ｌａｙという）を用いることができる。すなわち、ＬＣ
Ｄによれば、表示装置全体の小型化（特に薄型化）を図
ることができる。このようなＬＣＤの中には、上述した
強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌという）の液晶セ
ルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣ Ｄｉｓｐ
ｌａｙという）があり、その特徴の１つは、その液晶セ
ルが電界の印加に対して表示状態の保存性を有すること
にある。すなわちＦＬＣＤは、その液晶セルが充分に薄
いものであり、その中の細長いＦＬＣの分子は、電界の
印加方向に応じて第１の安定状態または第２の安定状態
に配向し、電界を除いてもそれぞれの配向状態を維持す
る。このようなＦＬＣ分子の双安定性により、ＦＬＣＤ
は記憶性を有する。このようなＦＬＣおよびＦＬＣＤの
詳細は、例えば特願昭６２−７６３５７号公報に記載さ
れている。

【０００４】この結果、ＦＬＣＤを駆動する場合には、
ＣＲＴや他の液晶表示器と異なり、表示画面の連続的な
リフレッシュ駆動の周期に時間的な余裕ができ、また、
その連続的なリフレッシュ駆動とは別に、表示画面上の
変更に当たる部分のみの表示状態を更新する部分書換駆
動が可能となる。

【０００５】ＦＬＣＤでは、表示装置から出力される表
示情報出力要求信号に従い、表示画面の縦方向のライン
数に対応したラインアドレスとそのラインの画素情報を
出力することにより部分書換駆動を行なって、見かけ上
の表示速度を向上させている。

【０００６】また、近年、中央処理装置（以下、ホスト
ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎ
ｉｔという）の飛躍的な処理速度の向上により、パーソ
ナルコンピュータ上で動画像を表示するアプリケーショ
ンが目覚ましく増えてきた。その一例として、ビデオカ
メラやビデオディスクプレーヤ等からの映像信号を、パ
ーソナルコンピュータの画像情報と合成して表示装置上
に出力するビデオキャプチャシステムがある。

【０００７】

【発明が解決しようとしている課題】ビデオキャプチャ
システムにおける部分書換制御手段に関しては先に本出
願人により特願平７−１３７８４号として出願されてい
る。これによって提案されている手段を用いることによ
り、映像信号入力装置から入力された映像情報を部分書
換制御により優先的に表示することが可能となるが、よ
り良い表示品位を保つためには、映像情報の表示速度を
３０フレーム／秒以上に保つ必要がある。しかしこれを
実現する手段は、まだ未解決のまま残されている。

【０００８】本発明は上述の観点に基づいてなされたも
のであり、表示速度を３０フレーム／秒以上に保つこと
ができる表示制御技術を提供することにある。

【０００９】

【課題を解決するための手段】この目的を達成するた
め、本発明では、映像信号入力装置からの映像情報と中
央処理装置からの画像情報とを合成し、この合成情報に
基づいて、表示状態の記憶性を有する表示装置により表
示を行なうための表示制御方法および装置において、前
記画像情報において更新の行われる走査領域を検出し、
前記合成情報における、映像情報の走査領域を検出し、
前記映像情報の走査領域からその走査領域の大きさを検
出し、前記第１ないし第３検出手段による検出結果に基
づいて、前記映像情報と画像情報のうち表示更新の行わ
れているものを優先的に前記表示装置に出力するように
している。そして、この優先的出力は、前記映像情報に
より更新される走査領域と、前記画像情報において更新
される走査領域と、それ以外の走査領域とでインターレ
ス数を異ならせ、更に前記映像情報の走査領域の大きさ
に応じてその走査領域におけるインターレス数を決定す
ることにより行なうようにしている。

【００１０】これによれば、映像情報により更新される
走査領域と、画像情報において更新される走査領域と、
それ以外の走査領域とでインターレス数を異ならせ、更
に映像情報の走査領域の大きさに応じてその走査領域に
おけるインターレス数を決定するようにしたため、見か
け上の表示更新速度を３０フレーム／秒以上に保つこと
ができ、ＦＬＣＤの特徴である部分書換制御を生かした
高品位の表示画面を得ることができる。

【００１１】

【発明の実施の形態】図１は、本発明の一実施形態に係
る表示制御装置（ディスプレイ・コントローラ）を具え
たＦＬＣ表示装置をビデオキャプチャシステムの表示装
置として用いた情報処理システム全体のブロック図であ
る。

【００１２】図において、１は情報処理システム全体を
制御するホストＣＰＵ、２１０はホストＣＰＵ１と高速
バス２との間のインターフェースを行うブリッジであ
る。５はＤＲＡＭであり、主メモリとして使用され、ホ
ストＣＰＵ１により実行される制御プログラムを記憶し
たり、ホストＣＰＵ１による制御処理時、ワーク領域と
して使われる。２はアドレスバス、コントロールバス、
データバス等を備える高速バスで、例えばＰＣＩバスで
ある。３は中速バス、例えばＩＳＡバスであり、ブリッ
ジ２１１により、高速バス２と中速バス３とが接続され
ている。４はシステム全体の初期化処理を行うプログラ
ム等を記憶するＲＯＭである。１９はディスプレイ・コ
ントローラ（ＦＬＣＤインターフェース部）であり、Ｆ
ＬＣＤ２０との間のインターフェースや、ビデオインタ
ーフェース８との間のインターフェースを制御してい
る。９はビデオディスクを再生するビデオディスクプレ
ーヤ、１０は映像情報の取り込みを行うビデオカメラで
ある。ビデオディスクプレーヤ９あるいはビデオカメラ
１０により取り込まれた映像情報は、ビデオインターフ
ェース８を介してディスプレイコントローラ１９に転送
され、ＦＬＣＤ２０上で再生される。

【００１３】次に中速バス３に接続されている部分を説
明する。１１はＩ／Ｏコントローラであり、パラレルあ
るいはシリアルインターフェースを備え、ハードディス
ク装置１２、フロッピ・ディスク装置１３のためのディ
スク・インターフェース機能をも備えている。１６はキ
ーボード（ＫＢＤ）・コントローラであり、文字、数字
等のキャラクタ、その他の入力を行うためのキーボード
１７、ポインティングデバイスであるマウス１８との間
のインターフェースを制御している。１４はリアルタイ
ムクロックであり、クロックを計数して時間を計時する
タイマ機能も有している。１５はオーディオサブシステ
ムであり、マイクからの音声信号を入力して中速バス３
に出力したり、あるいはバス３からの信号に基づいてス
ピーカに可聴信号として出力する。尚、ＦＬＣＤ２０
は、例えば特開昭６３−２４３９９３号公報等において
開示された表示器を用いて構成できるＦＬＣＤ（ＦＬＣ
ディスプレイ）である。

【００１４】以上説明した各種機器等を接続してなる情
報処理システムでは、一般にシステムのユーザーは、Ｆ
ＬＣＤ２０の表示画面に表示される各種情報に対応しな
がら操作を行う。すなわち、ハードディスク１２、フロ
ッピーディスク１３、キーボード１７、マウス１８から
供給される文字、画像情報等、また、ＲＯＭ４、メイン
メモリ（ＤＲＡＭ）５に格納されたユーザーのシステム
操作にかかる操作情報等がＦＬＣＤ２０の表示画面に表
示され、ユーザーはこの表示を見ながら情報の編集、シ
ステムに対する指示操作を行う。ここで、上記各種機器
等は、それぞれＦＬＣＤ２０に対して表示情報供給手段
を構成する。

【００１５】図２はビデオインターフェース８とＦＬＣ
Ｄインターフェース部１９の接続例を示すブロック図で
ある。同図に示すように、本形態のＦＬＣＤインターフ
ェース部１９には、ＣＲＴ用の表示制御回路である既存
のＳＶＧＡを利用したＳＶＧＡ１９１が用いられる。Ｓ
ＶＧＡ１９１の構成を図３を参照して説明する。

【００１６】図３において、ホストＣＰＵ１が、ＦＬＣ
Ｄインターフェース部１９の表示メモリウィンドウ領域
内で、書込みのためにアクセスするその書換え表示デー
タは、高速バス２を介して転送され、ＦＩＦＯ（１）１
９１１に一時的に格納される。また、表示メモリウィン
ドウ領域をＶＲＡＭ（１）１９２の任意の領域に投映す
るためのバンクアドレスデータも高速バス２を介して転
送される。画像データは、Ｒ，Ｇ，Ｂ各２５６階調を表
現する２４ビットデータの形態を有している。ホストＣ
ＰＵ１からのコマンドや前述のバンクアドレスデータ
等、制御情報はレジスタセットデータの形態で転送さ
れ、また、ホストＣＰＵ１がＳＶＧＡ側の状態を知る等
のためにレジスタゲットデータがホストＣＰＵ１側へ転
送される。ＦＩＦＯ（１）１９１１に格納されたレジス
タセットデータおよび画像データは順次出力され、これ
らのデータに応じてバスインターフェースユニット１９
１２やＶＧＡ１９１７中の各レジスタにセットされる。
ＶＧＡ１９１７はこれらレジスタのセットされた状態に
よって、バンクアドレスとその画像データおよび制御コ
マンドを知ることができる。

【００１７】ＶＧＡ１９１７は、表示メモリウィンドウ
領域のアドレスとバンクアドレスに基づいて、これらに
対応するＶＲＡＭ（１）１９２におけるＶＲＡＭアドレ
スを生成し、これとともに、メモリ制御信号としてのス
トローブ信号ＲＡＳおよびＣＡＳ、チップセレクト信号
ＣＳ、およびライトイネーブル信号ＷＥを、メモリイン
ターフェースユニット１９１５を介してＶＲＡＭ（１）
１９２へ転送し、これにより、そのＶＲＡＭアドレスに
画像データを書き込むことができる。このとき、書き換
えられる画像データは、同様にメモリインターフェース
ユニット１９１５を介してＶＲＡＭ（１）１９２へ転送
される。

【００１８】一方、ＶＧＡ１９１７は、後に詳述される
ように、ビデオインターフェース８から入力される垂直
同期信号、水平同期信号およびピクセルクロックに従っ
て、ＶＲＡＭ（１）１９２から画像データを読み出し、
ＦＩＦＯ（２）１９１６へ格納する。ＦＩＦＯ（２）１
９１６からは、画像データが格納された順序で後段の表
示データ切換器１９５へ送出される。

【００１９】ＳＶＧＡ１９１には、アクセラレータ機能
を果たすデータマニピュレータ１９１３およびグラフィ
ックスエンジン１９１４が設けられている。例えば、ホ
ストＣＰＵ１が、バスインターフェースユニット１９１
２のレジスタに、円およびその中心と半径に関するデー
タをセットして円の描画を指示すると、グラフィックエ
ンジン１９１４はその円表示データを生成し、データマ
ニピュレータ１９１３はこのデータをＶＲＡＭ（１）１
９２に書き込む。

【００２０】書換検出／フラグ生成回路１９１８は、Ｖ
ＧＡ１９１７が発生するＶＲＡＭアドレスを監視し、Ｖ
ＲＡＭ（１）１９２の画像データが書き換えられた（書
き込まれた）時のＶＲＡＭアドレス、すなわちライトイ
ネーブル信号およびチップセレクト信号ＣＳが有効とな
った時のＶＲＡＭアドレスを取り込む。そして、このＶ
ＲＡＭアドレスおよびホストＣＰＵ１から得られるＶＲ
ＡＭアドレスオフセット、総ライン数、総ラインビット
数の各データに基づいてラインアドレスを計算する。こ
の計算の概念を図４に示す。

【００２１】図４に示されるように、ＶＲＡＭ（１）１
９２上のアドレスＸで示される画素は、ＦＬＣＤ画面の
ラインＮに対応するものであり、また、１ラインは複数
の画素からなり、更に１画素は複数（ｎ個）のバイトか
らなるものとする。このとき、ラインアドレス（ライン
番号Ｎ）は以下のように計算される。

【００２２】

【数１】 書換検出／フラグ生成回路１９１８は、この計算したラ
インアドレスに応じて、部分書換ラインフラグレジスタ
１９１９のフラグをセットする。この様子を図５に示
す。

【００２３】図５に明らかなように、例えば「Ｌ」とい
う文字を表示するため、ＶＲＡＭ（１）１９２上の対応
するアドレスの表示が書き換えられた場合、上記計算に
よって書き換えられたラインアドレスが検出され、この
アドレスに対応するレジスタにフラグが立てられる
（“１”がセットされる）。

【００２４】再び、図２を参照すると、ＣＰＵ１９３
は、書換検出／フラグ生成回路１９１８の書換ラインフ
ラグレジスタの内容（部分書換ラインフラグ情報）を読
み出すことにより、ＶＲＡＭ（１）１９２の書き換えら
れたラインアドレスを検出することができる。

【００２５】次に、本形態におけるビデオインターフェ
ース８の構成を、図６を参照して説明する。図６におい
て、ビデオカメラ１０あるいはビデオディスクプレーヤ
９により取り込まれた、輝度信号（Ｙ）、色信号（Ｃ）
および同期信号の混合された形のコンポジットビデオ信
号は、まず、ＹＣ分離器８０１により同期信号を含む輝
度信号（Ｙ）と色信号（Ｃ）に分離される。次に、輝度
信号（Ｙ）および色信号（Ｃ）は、マトリクス回路８０
２により３原色の信号Ｒ（赤），Ｇ（緑），Ｂ（青）と
同期信号に分離され、３原色の信号Ｒ，Ｇ，Ｂは更にＡ
／Ｄコンバータ８０３によりアナログ／デジタル変換さ
れ、ウィンドウコントローラ８０４に入力される。マト
リクス回路８０２により分離された同期信号は、ウィン
ドウコントローラ８０４に入力されてアドレス情報を生
成するために利用される。また、マトリクス回路８０２
内にはクロックジェネレータを有しており、クロックジ
ェネレータにより生成されたピクセルクロックは、Ａ／
Ｄコンバータ８０３に入力されて３原色信号Ｒ，Ｇ，Ｂ
のサンプリングクロックとして利用されたり、ウィンド
ウコントローラ８０４およびＦＬＣＤインターフェース
部１９内のＳＶＧＡ１９１に入力されて、各種動作の同
期を取るために使われる。

【００２６】ウィンドウコントローラ８０４では、ホス
トＣＰＵ１からレジスタセットデータの形態で転送され
る、ビデオカメラ１０あるいはビデオディスクプレーヤ
９により取り込まれた映像データを表示するためのＸ軸
方向およびＹ軸方向のサイズ情報に従い、Ａ／Ｄコンバ
ータ８０３によりデジタル化された３原色の信号Ｒ，
Ｇ，Ｂを、ビット間引きあるいはビット補間等の手法に
より拡大／縮小を行ったり、レジスタ情報により決めら
れた位置への貼付けを行うためのアドレス情報生成処理
を行う。また、ウィンドウコントローラ８０４は、ホス
トＣＰＵ１からレジスタセットデータの形態で転送され
る、映像データを画像データ表示領域内のどの位置に表
示するかを示す映像データ領域情報を記憶しており、Ｆ
ＬＣＤインターフェース部１９内のＣＰＵ１９３はこの
情報を読み出すことにより、画像データ表示領域内のど
の位置に映像データが表示されるのかを検出することが
できる。この映像データ領域情報の一例を、図７に示
す。また、図７の例に示される映像データ領域情報の表
示画面上での関係を、図８に示す。図８において、３０
は、ＦＬＣＤインターフェース部１９内のＶＲＡＭ
（１）１９２から読み出された画像データを表示するた
めの画像データ表示領域であり、画像データ表示領域３
０上には文字データおよび棒グラフを示したグラフィッ
クデータ３１が表示されている。また、３２は、ビデオ
インターフェース８から出力された映像データを表示す
るための映像データ表示領域である。Ｘ１は画像データ
表示領域左端を“０”とした時の、映像データの開始さ
れる位置を示す水平方向の画素数、Ｘ２は画像データ表
示領域左端を“０”とした時の、映像データの終了され
る位置を示す水平方向の画素数、Ｙ１は画像データ表示
領域上端を“０”とした時の、映像データの開始される
位置を示す垂直方向の画素数、Ｙ２は画像データ表示領
域上端を“０”とした時の、映像データの終了される位
置を示す垂直方向の画素数を示す。

【００２７】また、ウィンドウコントローラ８０４は、
画像データ表示領域の先頭を示す垂直同期信号および各
表示ラインの先頭であることを示す水平同期信号を生成
する。ＦＬＣＤインターフェース部１９内のＳＶＧＡ１
９１では、垂直同期信号および水平同期信号に従い、Ｖ
ＲＡＭ（１）１９２から画像データを順次走査あるいは
一本飛び走査毎に読み出し、表示データ切換器１９５に
転送する。更に、ビデオインターフェース８内のウィン
ドウコントローラ８０４では、Ａ／Ｄコンバータ８０３
からの３原色の信号Ｒ，Ｇ，Ｂを、ホストＣＰＵ１から
レジスタセットデータの形態で指示された処理を施した
後に、垂直同期信号、水平同期信号およびピクセルクロ
ックから映像データ表示領域を判断して映像データを順
次走査あるいは一本飛び走査毎に表示データ切換器１９
５へ転送する。

【００２８】図９に、本形態における表示データ切換器
１９５の構成を示す。表示データ切換器１９５におい
て、ビデオインターフェース８からの映像データとＳＶ
ＧＡ１９１からの画像データとが合成されてＦＬＣＤ２
０への表示データとして出力される様子を、図８の画面
構成の例に基づいて説明する。本形態では、画像データ
表示領域３０の水平方向の画素数を１０２４、垂直方向
の画素数を７６８、Ｘ１の値を３０１、Ｘ２の値を５５
０、Ｙ１の値を２０１、Ｙ２の値を４００としている。

【００２９】カウンタ（１）１９５１は水平方向の画素
数を計数するカウンタであり、水平同期信号により初期
化されてピクセルクロックの立上りに同期してカウント
アップする。カウンタ（１）１９５１の内部では、ピク
セルクロックが１画素を構成するビット数に応じて分周
を行う分周器が内蔵されており、ＣＰＵ１９３により設
定される画素構成情報に基づきピクセルクロックが分周
されて、カウンタのクロックとして使用される。例え
ば、１画素が１ビットで構成されている場合にはピクセ
ルクロックがそのままカウンタのクロックとして使用さ
れ、１画素が４ビットで構成されている場合（すなわち
１６色表示あるいは１６階調表示）には、ピクセルクロ
ックが４分周されてカウンタのクロックとして使用され
ることとなる。カウンタ（２）１９５２は垂直方向の画
素数を計数するカウンタであり、垂直同期信号により初
期化されて水平同期信号の立上りに同期してカウントア
ップする。

【００３０】Ｘ１サイズレジスタ１９５３、Ｘ２サイズ
レジスタ１９５４、Ｙ１サイズレジスタ１９５５、Ｙ２
サイズレジスタ１９５６へは、ＣＰＵ１９３がビデオイ
ンターフェース８から読み出した映像データ領域情報の
値が、それぞれＣＰＵ１９３により設定される。

【００３１】Ｘ１サイズ比較器１９５７では、Ｘ１サイ
ズレジスタ１９５３の値（本形態では３０１）とカウン
タ（１）１９５１の値とを比較し、カウンタ（１）１９
５１の値がＸ１サイズレジスタ１９５３の値以上の場
合、出力をハイレベル“１”とする。Ｘ２サイズ比較器
１９５８では、Ｘ２サイズレジスタ１９５４の値（本形
態では５５０）とカウンタ（１）１９５１の値とを比較
し、カウンタ（１）１９５１の値がＸ２サイズレジスタ
１９５４の値以下の場合、出力をハイレベル“１”とす
る。Ｙ１サイズ比較器１９５９では、Ｙ１サイズレジス
タ１９５５の値（本形態では２０１）とカウンタ（２）
１９５２の値とを比較し、カウンタ（２）１９５２の値
がＹ１サイズレジスタ１９５５の値以上の場合、出力を
ハイレベル“１”とする。Ｙ２サイズ比較器１９６０で
は、Ｙ２サイズレジスタ１９５６の値（本形態では４０
０）とカウンタ（２）１９５２の値とを比較し、カウン
タ（２）１９５２の値がＹ２サイズレジスタ１９５６の
値以下の場合、出力をハイレベル“１”とする。

【００３２】Ｘ１サイズ比較器１９５７、Ｘ２サイズ比
較器１９５８、Ｙ１サイズ比較器１９５９、Ｙ２サイズ
比較器１９６０のそれぞれの出力は、４入力ＡＮＤゲー
ト１９６１に入力されており、全ての出力がハイレベル
“１”となった時に、４入力ＡＮＤ素子１９６１からハ
イレベル“１”の出力が表示データ切換信号としてセレ
クタ１９６２に出力される。セレクタ１９６２では、表
示データ切換信号の電圧レベルに応じて、映像データと
画像データのうち一方が選択され、ＦＬＣＤ２０への表
示データとして、後段の二値化中間調処理回路１９４に
出力される。この様子を図１０に示す。本形態では、表
示データ切換信号がローレベル“０”の時に画像データ
を表示データとして出力し、表示データ切換信号がハイ
レベル“１”の時に映像データを表示データとして出力
するものとしている。

【００３３】二値化中間調処理回路１９４では、Ｒ，
Ｇ，Ｂ各色８ビットで表現される２５６階調もしくは２
５６色の多値表示データを、ＦＬＣＤ２０の表示画面に
おける各画素に対応した二値の画素データへ変換する処
理が行われる。本形態では上記表示画面の１画素は、図
１１に示されるように、各色について面積の異なる表示
セルを有している。これに応じて１画素のデータも、図
１１に示されるように、各色について２ビット（Ｒ１，
Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２）を有する。従って、二
値化中間調処理回路１９４は各色８ビットの表示データ
を各色２ビットのデータ（すなわち各色４値データ）に
変換する。

【００３４】以上のように、本形態では、ＶＲＡＭ
（１）１９２の表示データはＲ，Ｇ，Ｂ各色８ビットの
多値データとして格納され、これらが読み出され表示が
行われる時に二値化される。これにより、ホストＣＰＵ
１は、ＦＬＣＤ２０側に対してＣＲＴを用いた場合と同
様にアクセスでき、ＣＲＴとの互換性を確保できる。

【００３５】なお、この二値化中間調処理で用いられる
手法は、公知のものを用いることができ、このような手
法としては、例えば誤差拡散法、平均濃度法、ディザ法
等が知られている。

【００３６】再び図２を参照すると、二値化中間調処理
回路１９４にて処理された表示データは、合成回路１９
６に入力され、ＣＰＵ１９３からのボーダーパターンデ
ータと合成された後に、ＶＲＡＭ（２）１９９に格納さ
れる。ボーダー生成回路１９７は、ＦＬＣＤ表示画面に
おけるボーダー部の画素データを生成する。すなわち、
図１１に示されるように、ＦＬＣＤ２０の表示画面は、
１２８０画素からなる１ラインを１０２４本有してお
り、この表示画面のうち表示に用いられないボーダー部
が表示画面を縁どるように形成される。ＳＶＧＡ１９１
から出力される画像データの有効表示領域としては、本
形態に示した１０２４画素×７６８ライン以外に、８０
０画素×６００ラインや６４０画素×４８０ライン等の
表示モードが有り、その有効表示領域以外のところがボ
ーダー部となる。

【００３７】このボーダー部が存在することにより、Ｆ
ＬＣＤ２０に転送される画素データのフォーマットは、
図１２（Ａ）または図１２（Ｂ）に示すものとなる。図
１２（Ａ）は図１１に示す表示ラインＡ、すなわち全て
の表示ラインがボーダー部に含まれる表示ラインのデー
タフォーマットであり、図１２（Ｂ）は、図１１に示す
表示ラインＢ、すなわち表示に用いられるラインのデー
タフォーマットである。表示ラインＡのデータフォーマ
ットは、先頭にラインアドレスが付され、これにボーダ
ー画素データが続く。これに対して表示ラインＢは両端
部がボーダー部に含まれるので、そのデータフォーマッ
トは、ラインアドレスに続いて、ボーダー画素データ、
画素データ、ボーダー画素データの順で続く。

【００３８】ボーダー生成回路１９７で生成されたボー
ダー画素データは、合成回路１９６において二値化中間
調処理回路１９４からの表示データと直列合成される。
この合成データは、メモリ制御回路１９８を介してＶＲ
ＡＭ（２）１９９に格納される。

【００３９】メモリ制御回路１９８では、ＦＬＣＤ２０
から出力される表示情報出力要求信号ＨＳＹＮＣに従
い、ＣＰＵ１９３からの要求ラインアドレスに応じた表
示データをＶＲＡＭ（２）１９９から読み出し、ライン
アドレスと合成した後にＦＬＣＤ２０へ出力する。

【００４０】また、ＣＰＵ１９３は、ＦＬＣＤ２０とシ
リアル通信を行う機能を有しており、ＦＬＣＤ２０に対
してコマンド信号、リセット信号の送出を行ったり、Ｆ
ＬＣＤ２０からトリマ情報やその他のステータス情報の
受信を行う。

【００４１】次に、ＣＰＵ１９３において、要求ライン
アドレスがどのように決定されるかを、図８の画面構成
の例に基づいて説明する。

【００４２】本形態では、ＦＬＣＤインターフェース部
１９内のＶＲＡＭ（１）１９２から読み出された画像デ
ータの表示を行う画像データ表示領域３３に描かれてい
る文字データおよび棒グラフを示したグラフィックデー
タ３１のうち、文字データは更新されることなく書き換
えが行われずに、グラフィックデータ３１はグラフの作
図作業が行われているものとする。ＣＰＵ１９３はＶＲ
ＡＭ（１）１９２の書換えが行われている領域を、ＳＶ
ＧＡ１９１から部分書換ラインフラグ情報として知るこ
とができる。本形態では、グラフィックデータ３１の書
かれているラインアドレスを、３８１ラインから７００
ラインまでとしている。また、ＣＰＵ１９３は、映像入
力装置であるビデオカメラ１０やビデオディスクプレー
ヤ９から取り込まれた映像データの表示の行われる領域
を、ビデオインターフェース８からの映像データ領域情
報として知ることができる。本形態では、映像データの
表示される領域のラインアドレスを、２０１ラインから
４００ラインまでとしている。

【００４３】この中で、ビデオインターフェース８から
送られてくる映像データは、１秒間に３０フレームの速
度で表示内容が更新される動画像データであり、表示品
位を向上させるためには優先的に表示を行う必要があ
る。そこで、ＣＰＵ１９３は見かけ上の表示更新速度が
１秒間に３０フレームとなるように、動画像データ表示
更新の際のインターレース値を動画像データの表示領域
の大きさに応じて決定する。

【００４４】ＣＰＵ１９３はビデオインターフェース８
から送られてくる映像データ領域情報から、映像データ
表示領域３２の存在するラインが、２０１ラインから４
００ラインまでであることを知ることができる。ＣＰＵ
１９３はこれらの値を減算することにより、動画像デー
タの表示領域の大きさが２００ラインであると判断す
る。

【００４５】今、ＦＬＣＤ２０の１ライン当りの表示更
新速度が６４マイクロセカンドだとすると、ＦＬＣＤ２
０から６４マイクロセカンド毎に表示データの出力要求
信号が送出されることとなり、１秒間に１５６２５ライ
ンの表示更新を行うことができる。すなわち、１秒間に
３０フレームの速度で表示内容を更新するためには、１
フレーム当り約５２１ライン以内で更新する必要があ
る。

【００４６】グラフィックデータの存在する領域を３イ
ンターレースで表示更新することとし、その他のライン
は優先順位が低いため３１インターレース表示とする
と、動画像を表示する領域のインターレースの本数は表
１に示すように決定することができる。本形態では最悪
の場合を想定し、動画像表示以外の領域は全てグラフィ
ックデータが存在し、３インターレースで表示の更新が
行われているものと想定して、動画像表示のために割り
当てられる表示更新のためのライン数を決定している。

【００４７】

【表１】

【００４８】すなわち、動画像を表示する領域のライン
数が１本から３５０本までの間であればその領域をノン
・インターレースで表示更新を行い、３５０本以上であ
った場合には１インターレースで表示更新を行うことに
より、１秒間に３０フレームの表示更新速度での動画像
表示が可能となる。

【００４９】図８の例で説明すると、映像データ表示領
域３２の存在する２０１ラインから４００ラインまで
は、表示ライン数が２００ラインであるため表１に従っ
てノン・インターレースで表示を行い、グラフィックデ
ータ３１の存在する４０１ラインから７００までは３イ
ンターレース表示とする。その他のラインは優先順位が
低いため、３１インターレースで表示することとなる。
以上のように決定されたラインアドレスとインターレー
スモードとの関係を、表２に示す。

【００５０】ここで、３インターレース表示とは、１番
目にラインアドレス１が選択された場合、２番目にはラ
インアドレス５が選択され、３番目にはラインアドレス
９が選択されるというように、ラインアドレスが３ライ
ンおきに選択されていくことである。同様に３１インタ
ーレース表示とは、１番目にラインアドレス１が選択さ
れた場合、２番目にはラインアドレス３３が選択され、
３番目にはラインアドレス６５が選択されるというよう
に、ラインアドレスが３１ラインおきに選択されていく
ことである。

【００５１】

【表２】

【００５２】以上の操作によれば、表示画面１回分の走
査で、映像データ表示領域３２は全てのラインアドレス
が選択され、グラフィックデータ３１の領域は３ライン
おきにラインアドレスが選択され、その他の領域は３１
ラインおきにラインアドレスが選択されることになる。
この操作によりラインアドレスの選択される様子を、表
３に示す。

【００５３】

【表３】

【００５４】以上のようにして、上述した手段により生
成された要求ラインアドレスに従い、ＶＲＡＭ（２）１
９９から読み出された表示データと表示ラインアドレス
が、ＦＬＣＤ２０へ転送されて表示されることとなる。
その様子を図１３に示す。本形態では表示ラインアドレ
スと画素データがＡＤ０からＡＤ７までの８ビットパラ
レルデータとしてＦＬＣＤ２０へ転送されるものとして
表示されている。まず、ＦＬＣＤ２０からデータの送信
要求を示す同期信号ＨＳＹＮＣがメモリ制御回路１９８
に入力されると、メモリ制御回路１９８ではＣＰＵ１９
３からの要求ラインアドレスに従い、ＶＲＡＭ１９９
（２）から表示データを読み出して表示ラインアドレス
とともにＦＬＣＤ２０へ出力する。同時にメモリ制御回
路１９８は、表示ラインアドレスと画素データを識別す
るＡＨＤＬ信号をＦＬＣＤ２０へ転送する。ここでＡＨ
ＤＬ信号は、ハイレベル”１”の時にＡＤ０からＡＤ７
までの信号線に表示ラインアドレスが出力されているこ
とを示し、ローレベル”０”の時にＡＤ０からＡＤ７ま
での信号線に画素データが出力されていることを示す信
号である。まずＡＨＤＬ信号をハイレベル”１”にして
ＦＬＣＤ２０に出力表示ラインアドレスを転送し、転送
し終えた時点でＡＨＤＬ信号をローレベル”０”にして
表示データをＦＬＣＤ２０に出力することになる。

【００５５】（第２の実施形態）第１実施形態では、ホ
ストＣＰＵ１から表示要求の行われた画像データとビデ
オインタフェース８を介して取り込まれた映像データと
を合成してＶＲＡＭ（２）１９９に蓄え、そのデータを
ＶＲＡＭ（２）１９９から読み出して表示する際に、映
像データを表示する領域を検出して、その大きさに応じ
て映像データを表示する際のインターレースモードを決
定する手段について説明した。

【００５６】本形態ではＦＬＣＤ２０の周囲温度を検知
し、映像データを表示する際のインターレースモードを
決定する要因としてＦＬＣＤ２０の周囲温度情報を追加
した手段について説明する。

【００５７】ＦＬＣＤ２０は周囲温度によって書換え速
度が変化するため、１ラインの更新時間、すなわち、Ｈ
ＳＹＮＣの出力周期が変わる。すなわち、ＦＬＣＤ２０
の周囲温度が高い時には書換え速度が速いために３０フ
レーム／秒以上の表示更新速度が実現されていた動画像
表示も、低温時には３０フレーム／秒以上の表示更新速
度が実現できないということが起きてしまう。従って、
ＦＬＣＤ２０の周囲温度によってインターレースの本数
を変化させることは、温度環境によるＦＬＣＤ２０の書
換え速度の変化に影響を受けない、安定した動画像表示
を提供することが可能となる。

【００５８】図１４に、本実施形態におけるＦＬＣＤイ
ンターフェース部１９の構成例を示す。図１４におい
て、２０ＡはＦＬＣＤ２０の周囲温度状態を監視する温
度センサである。本形態では、この温度センサ２０Ａに
より検出された温度状態は、ＦＬＣＤ２０からトリマ情
報やその他のステータス情報を受信するためのシリアル
通信機能を介して、ＦＬＣＤインターフェース部１９に
通知されることとする。第１実施形態では、１ラインの
更新時間を６４マイクロセカンドとして説明したが、本
形態では、ＦＬＣＤ２０から温度センサ２０Ａにより検
出された温度状態が２ビットの情報として通知され、そ
れぞれのビットの組合せとＦＬＣＤ２０の周囲温度状
態、およびそのときの１ラインの更新時間が表４のよう
に対応するものとする。

【００５９】本実施形態において、ＦＬＣＤインターフ
ェース１９内のＣＰＵ１９３では、映像データの表示の
行われる領域の大きさと、ＦＬＣＤ２０からシリアル通
信機能を介して送られてくるＦＬＣＤ２０の周囲温度情
報から、映像データを表示する際のインターレースモー
ドを決定し、生成されたラインアドレスをメモリインタ
ーフェースユニット１９８へ出力することにより、対応
する表示データをＶＲＡＭ（２）１９９から読み出して
ＦＬＣＤ２０に表示することとなる。

【００６０】

【表４】

【００６１】周囲温度情報と、映像データの表示の行わ
れる領域の大きさとで、映像データを表示する際のイン
ターレースモードがどのように決定されるかを表５に示
す。表５に示す通り、ＦＬＣＤ２０の周囲温度が１０度
以上で、動画像の表示するライン数が２００ライン以下
であれば、ノン・インターレースモードで最適に動画像
を表示することができ、ＦＬＣＤ２０の周囲温度が１０
度以下の場合、あるいは、動画像の表示するライン数が
２００ライン以上の場合でも、インターレースの本数を
変えることで、見かけ上の表示更新速度を１秒当り３０
フレーム以上とすることができる。

【００６２】

【表５】

【００６３】本形態においても、第１実施形態と同様
に、図８に示されるような表示の更新が行われる場合に
ついての動作を説明する。図８において、画像データ表
示領域３０に描かれている文字データ及び棒グラフを示
したグラフィックデータ３１については、第１実施形態
の場合と同様に、文字データは更新されることなく書換
えが行われずに、グラフィックデータ３１はグラフの作
図作業が行われているものとする。

【００６４】ＦＬＣＤ２０の周囲温度が、電源立上げ直
後でまだ充分に上がっておらず、１０度から１５度の範
囲にあるものとすると、グラフィックデータ３１の存在
する４０１ラインから７００ラインまでは１６インター
レースで表示される。映像データ表示領域３２の存在す
る２０１ラインから４００ラインまでは、表示ライン数
が２００ラインであるため、表５に従いノン・インター
レースで表示が行われる。その他のラインは優先順位が
低いため、３１インターレースで表示する。以上のよう
に決定されたラインアドレスとインターレースモードと
の関係を、表６に示す。

【００６５】

【表６】

【００６６】以上説明したように、本実施形態によれ
ば、１回の画面走査で更新を行うライン本数を決定する
要因としてＦＬＣＤ２０の周囲温度情報を追加すること
により、より繊細な表示制御を行うことが可能となり、
周囲温度に影響されない動画像表示の表示品位を保つこ
とができる。

【００６７】

【発明の効果】以上説明したように、本発明によれば、
ホストＣＰＵ等からの画像情報により表示更新の行われ
る走査領域を検出し、この画像情報に合成される、映像
信号入力装置からの映像情報の走査領域およびその大き
さを検出し、そして、画像情報により表示更新の行なわ
れる領域、及び、映像情報により表示更新の行われる領
域の表示情報を優先的に表示装置に出力し、更に、映像
情報により表示更新の行われる領域と、画像情報により
表示更新の行われる領域と、それ以外の領域とでインタ
ーレス数を異ならせ、そのうち、映像情報により表示更
新の行われる領域のインターレス数は、前記映像情報の
走査領域の大きさに応じて決定するようにしたため、映
像信号入力装置からの映像情報の見かけ上の表示更新速
度を３０フレーム／秒以上に保つことができ、ＦＬＣＤ
の特徴である部分書換制御を生かした高品位の表示画面
を得ることができる。

【図面の簡単な説明】

【図１】 は本発明の一実施形態に係る表示制御装置を
組み込んだ情報処理装置全体のブロック構成図である。

【図２】 図１の装置におけるＦＬＣＤインターフェー
ス部の構成を示すブロック図である。

【図３】 図１の装置におけるＳＶＧＡの構成例を示す
ブロック図である。

【図４】 図１の装置におけるＶＲＡＭアドレスからラ
インアドレスへの変換を説明するための模式図である。

【図５】 図１の装置における書換表示画素と書換えラ
インフラグレジスタとの関係を示す模式図である。

【図６】 図１の装置におけるビデオインターフェース
の構成を示すブロック図である。

【図７】 図１の装置におけるビデオインターフェース
から出力される映像データ領域情報のデータフォーマッ
トを示す模式図である。

【図８】 図１の装置におけるＦＬＣＤへ出力する表示
情報の一例を示した模式図である。

【図９】 図１の装置における表示データ切換器の構成
を示すブロック図である。

【図１０】 図１の装置の表示データ切換器において、
表示データの切り換えが行われる様子を示すタイミング
チャートである。

【図１１】 図１の装置におけるＦＬＣＤ表示画面を示
す模式図である。

【図１２】 図１の装置のける表示データのデータフォ
ーマットを示す模式図である。

【図１３】 図１の装置においてＦＬＣＤヘラインアド
レスと画素データが転送される様子を示すタイミングチ
ャートである。

【図１４】 本発明の第２の実施形態におけるＦＬＣＤ
インターフェースの構成を示すブロック図である。

【符号の説明】 １：ホストＣＰＵ、２：高速バス、３：中速バス、４：
ＲＯＭ、５：ＤＲＡＭ、８：ビデオインターフェース、
９：ビデオディスクプレーヤ、１０：ビデオカメラ、１
１：１／０コントローラ、１２：ハードディスク、１
３：フロッピーデイスク、１４：ＲＴＣ、１５：オーデ
ィオサブシステム、１６：ＫＢＤコントローラ、１７：
キーボード、１８：マウス、１９：ディスプレイコント
ローラ（ＦＬＣＤインターフェース部）、２０：ＦＬＣ
Ｄ、２０Ａ：トリマ、１９１：ＳＶＧＡ、１９２：ＶＲ
ＡＭ（１）、１９３：ＣＰＵ、１９４：二値化中間調処
理回路、１９５：表示データ切換器、１９６：合成回
路、１９７：ボーダー生成回路、１９８：メモリ制御回
路、１９９：ＶＲＡＭ（２）、１９１１：ＦＩＦＯ
（１）、１９１２：バスインターフェースユニット、１
９１３：データマニピュレータ、１９１４：グラフィッ
クエンジン、１９１４：メモリインターフェースユニッ
ト、１９１６：ＦＩＦＯ（２）、１９１７：ＶＧＡ、１
９１８：書換検出／フラグ生成回路、１９１９：部分書
換ラインフラグレジスタ、８０１：ＹＣ分離器、８０
２：マトリクス回路、８０３：Ａ／Ｄコンバータ、８０
４：ウィンドウコントローラ、１９５１：カウンタ
（１）、１９５２：カウンタ（２）、１９５３：Ｘ１サ
イズレジスタ、１９５４：Ｘ２サイズレジスタ、１９５
５：Ｙ１サイズレジスタ、１９５６：Ｙ２サイズレジス
タ、１９５７：Ｘ１サイズ比較器、１９５８Ｘ２サイズ
比較器、１９５９：Ｙ１サイズ比較器、１９６０：Ｙ２
サイズ比較器、１９６１：ＡＮＤゲート、１９６２：セ
レクタ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 映像信号入力装置からの映像情報と中央
   処理装置からの画像情報とを合成し、この合成情報に基
   づいて、表示状態の記憶性を有する表示装置により表示
   を行なうための表示制御方法において、 前記画像情報において更新の行われる走査領域を検出
   し、 前記合成情報における、映像情報の走査領域とその大き
   さを検出し、 前記検出された各走査領域に基づいて、前記映像情報と
   画像情報のうち表示更新の行われているものを優先的に
   前記表示装置に出力し、 前記優先的な出力は、前記映像情報により更新される走
   査領域と、前記画像情報において更新される走査領域
   と、それ以外の走査領域とでインターレス数を異ならせ
   ることで実現し、更に前記映像情報の走査領域の大きさ
   に応じてその走査領域におけるインターレス数を決定す
   ることを特徴とする表示制御方法。
2. 【請求項２】 前記インターレス数を決定する要因とし
   て、前記表示装置の周囲温度の情報を更に加えることを
   特徴とする請求項１記載の表示制御方法。
3. 【請求項３】 前記表示装置は、強誘電性液晶表示装置
   であることを特徴とする請求項１〜２に記載の表示制御
   方法。
4. 【請求項４】 映像信号入力装置からの映像情報と中央
   処理装置からの画像情報とを合成し、この合成情報に基
   づいて、表示状態の記憶性を有する表示装置により表示
   を行なうための表示制御装置であって、 前記画像情報において更新の行われる走査領域を検出す
   る第１の検出手段と、 前記合成情報における、映像情報の走査領域を検出する
   第２の検出手段と、 前記映像情報の走査領域からその走査領域の大きさを検
   出する第３の検出手段と、 前記第１ないし第３検出手段による検出結果に基づい
   て、前記映像情報と画像情報のうち表示更新の行われて
   いるものを優先的に前記表示装置に出力する表示制御手
   段とを具え、 前記表示制御手段は、前記映像情報により更新される走
   査領域と、前記画像情報において更新される走査領域
   と、それ以外の走査領域とでインターレス数を異なら
   せ、更に前記映像情報の走査領域の大きさに応じてその
   走査領域におけるインターレス数を決定する走査線制御
   手段を具備することを特徴とする表示制御装置。
5. 【請求項５】 映像信号入力装置からの映像情報と中央
   処理装置からの画像情報とを合成し、この合成情報に基
   づいて、表示状態の記憶性を有する表示装置により表示
   を行なうための表示制御装置であって、 前記画像情報を一時的に記憶する第１の記憶手段と、 前記映像情報と前記画像情報とを合成して前記表示装置
   へ出力する表示情報を生成する合成手段と、 前記表示情報を一時的に記憶する第２の記憶手段と、 前記第１記憶手段における画像情報のうちの更新される
   走査領域を検出する第１の検出手段と、 前記表示情報における、映像情報の走査領域を検出する
   第２の検出手段と、 前記映像情報の走査領域の大きさを検出する第３の検出
   手段と、 前記第１ないし第３検出手段による検出結果に基づき、
   前記映像情報と画像情報のうち表示更新の行われている
   ものを優先的に前記表示装置に出力する表示制御手段と
   を備え、 前記表示制御手段は、前記映像情報により更新される走
   査領域と、前記画像情報において更新される走査領域
   と、それ以外の走査領域とでインターレス数を異なら
   せ、更に前記映像情報の走査領域の大きさに応じてその
   走査領域におけるインターレス数を異ならせる走査制御
   手段を具備することを特徴とする表示制御装置。
6. 【請求項６】 前記インターレス数を決定する要因とし
   て、前記表示装置の周囲温度の情報を更に加えることを
   特徴とする請求項４または５記載の表示制御装置。
7. 【請求項７】 前記表示装置は、強誘電性液晶表示装置
   であることを特徴とする請求項４〜６のいずれかに記載
   の表示制御装置。
8. 【請求項８】 請求項４〜７のいずれかに記載の表示制
   御装置と強誘電性液晶表示装置とを有する表示システ
   ム。