JPH08167504A - チップ型バリスタとその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】ＳｒＴｉＯ₃ 系材料を主成分とする粒界絶縁型
半導体セラミックス１と、その両面に舌状にパターン形
成された内部電極２-1と、これらの内部電極２-1とそれ
ぞれ接続する外部素子電極とを有するチップ型バリスタ
であって、前記内部電極２-1の表面にほう珪酸鉛ガラス
を主成分とする絶縁化合物層が形成され、前記舌状パタ
ーンの先端部位とこの部位と相対する位置にある外部素
子電極との絶縁間隔（Ｙ）が、両外部素子電極間距離
（Ｘ）に対し、０．１５≦Ｙ／Ｘ≦０．３８の関係を有
するチップ型バリスタ。このチップ型バリスタは、本発
明方法により容易に製造することができる。 【効果】良好な素子特性と電気的ノイズ耐性を有してお
り、従来のバリスタに比べさらに利便性の高い電子部品
として、電子・電気機器回路等に適用することが可能で
ある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はチップ型バリスタとその
製造方法に関し、より詳細には、通信機器や事務用機
器、音響機器等に搭載される電気・電子回路において、
電気的ノイズ吸収部品として利用される電流電圧非直線
性容量磁器素子、特に、電気的ノイズに対する耐性が改
良されたＳｒＴｉＯ₃ （チタン酸ストロンチウム）系チ
ップ型バリスタ、およびその製造方法に関する。

【０００２】

【従来の技術】近年、電子セラミックス部品メ−カ−各
社はＳｒＴｉＯ₃ を主成分とする容量素子の高機能化、
高付加価値化を積極的に進めており、そのため、ＳｒＴ
ｉＯ₃系容量素子の利用分野は、これまでの主な用途先
であった低周波アナログ回路以外に、電源用ノイズフィ
ルタ−、各種半導体デバイスのノイズ吸収素子等にも広
がっている。その代表的な例として、電流電圧非直線性
容量磁器素子（以下、容量性バリスタ、または単にバリ
スタという）が挙げられる。

【０００３】容量性バリスタは、通常、コンデンサとし
て機能するが、数ＫＶに及ぶ高圧外来サージ（雷サー
ジ）や、急峻なスイッチングノイズが回路内で発生した
際には、これを吸収し、回路素子の誤作動や絶縁破壊を
未然に防ぐ機能（バリスタ機能）を併せもつ、いわば複
合機能素子である。吸収された電気的エネルギーは熱的
エネルギーとして系外に放散される。なお、バリスタ機
能を有する材料としては、他にＺｎＯ（酸化亜鉛）系の
素子が有名であるが、誘電率がＳｒＴｉＯ₃ 系の素子に
比べて著しく小さいため、素子容量値が十分に発現せ
ず、コンデンサ機能を併せもつことはできない。

【０００４】しかしながら、ＳｒＴｉＯ₃ 系の素子の場
合、粒界構造の乱雑さのため、電流電圧特性の安定性は
ＺｎＯ系の素子に比べて劣り、したがって、素子性能の
指標となるバリスタ電圧および電流電圧非直線係数の信
頼性に欠けるという欠点があった。このため、各種の電
気・電子機器の回路における使用が期待されている割に
は実用化が進まず、市場規模が伸び悩んでいるのが現状
である。とりわけ、回路表面への実装を目的としたチッ
プ型の部品に関しては、電極構造等が通常のリード付き
円板型等のものに比べて微細かつ複雑化する場合が多い
ため、前記電流電圧特性の安定性と電気的ノイズに対す
る性能補償が一層困難となる。

【０００５】一方、各種電子部品の小型化に対する要請
（ニーズ）も拡大しており、メーカー各社とも、材料な
らびにプロセス技術の改良を進めているが、電流電圧特
性の安定性が良好で、回路表面への実装に供し得るＳｒ
ＴｉＯ₃ 系チップ型容量性バリスタはまだ得られていな
い。

【０００６】

【発明が解決しようとする課題】チップ型容量性バリス
タは、概ね次のような電気的特性を有していることが要
求される。すなわち、 （１）異常電圧への応答性を早めるべく、電流電圧非直
線係数（α）が十分大きく、また、回路定格電圧に合わ
せてバリスタ電圧（Ｖ_1mA ）の制御が可能であること。

【０００７】（２）急峻ノイズを吸収できるように、静
電容量（Ｃ）が十分に大きいこと。

【０００８】（３）急峻ノイズを吸収した後の静電容量
（Ｃ）、バリスタ電圧（Ｖ_1mA ）、電流電圧非直線係数
（α）等の変化が十分に小さいこと（電気的ノイズ耐性
の補償が可能であること）。

【０００９】現在のところ、従来から使用されているリ
ード付き円板型部品の焼結体材料をチップ型部品の材料
として転用することも可能なことから、前記の（１）項
についてはほぼ要求は満たされているが、（２）項と
（３）項は依然未解決の課題として残されている。

【００１０】このうち、（２）項については、例えば特
開平５−９００６２号公報に、チップ型容量性バリスタ
の静電容量（Ｃ）の向上を図った積層型の半導体セラミ
ックコンデンサが示されている。それによると、ＳｒＴ
ｉＯ₃ 系誘電体を積層化することにより、従来のＺｎＯ
系のものよりも高いＣ値を得ることができる。しかし、
従来のＳｒＴｉＯ₃ 系半導体コンデンサ等と比較した場
合はＣ値が依然低く、さらに誘電体積層プロセスの導入
に伴う製造コスト高は回避できない。

【００１１】また、（３）項については、例えば特開平
６−８４６８６号あるいは特開平５−２１２１１号公報
に、電気的ノイズ耐性の改善技術が開示されている。前
者においては、セラミック磁器素子に急峻パルスを印加
して電極の界面に形成されたバリヤの一部を破壊する方
法が、また、後者では積層された内部電極のパターンを
改良して内部電極と外部電極との接触面積を広げること
により電気的ノイズ耐性が高められたチップ型バリスタ
が提案されている。しかし、前記の（２）項に係わる積
層型の半導体セラミックコンデンサの場合と同様に、工
程の追加に伴う製造コストの上昇が避けられず、さら
に、Ｃ値等の素子特性が十分ではない等の問題も予想さ
れる。

【００１２】本発明は、上記の課題を解決するためにな
されたもので、静電容量が十分大きく、かつ電気的ノイ
ズ耐性が改善されたチップ型バリスタおよびその製造方
法を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の要旨は、下記
（I ）のチップ型バリスタ、および（II）のその製造方
法にある。

【００１４】（I ）ＳｒＴｉＯ₃ 系材料を主成分とする
粒界絶縁型半導体セラミックスと、その両面に形成され
た内部電極と、これらの内部電極とそれぞれ接続する前
記セラミックスの両端面に形成された外部素子電極とを
有するチップ型バリスタであって、前記内部電極がセラ
ミックス表面上に舌状にパターン形成されるとともに、
その表面にほう珪酸鉛ガラスを主成分とする絶縁化合物
層が形成され、前記舌状パターンの先端部位とこの部位
と相対する位置にある外部素子電極との絶縁間隔（Ｙ）
が、両外部素子電極間距離（Ｘ）に対し、０．１５≦Ｙ
／Ｘ≦０．３８の関係を有することを特徴とするチップ
型バリスタ。

【００１５】（II）ＳｒＴｉＯ₃ 系材料を主成分とする
粒界絶縁型半導体セラミックスの両面に下記（１）式を
満たすように内部電極を舌状にパターン形成し、それぞ
れの内部電極表面の外部素子電極接続部を除く面に、ほ
う珪酸鉛ガラスを主成分とする絶縁化合物を塗布、焼き
付けし、次いで、前記外部素子電極接続部に外部素子電
極を形成することを特徴とするチップ型バリスタの製造
方法。

【００１６】 ０．１５≦Ｙ／Ｘ≦０．３８ ・・・（１） ただし、Ｘ：半導体セラミックスの両端部に形成された
外部素子電極間の距離 Ｙ：舌状にパターン形成された内部電極の先端部位とこ
の部位と相対する位置にある外部素子電極との絶縁間隔 なお、前記の絶縁間隔とは、ほう珪酸鉛ガラスを主成分
とする絶縁化合物を間に挟んだ状態での間隔を意味す
る。

【００１７】

【作用】以下、本発明のチップ型バリスタ（前記（I ）
の発明）及びその製造方法（前記（II）の発明）につい
て詳細に説明する。

【００１８】図１は本発明のチップ型バリスタの一例
で、後述する実施例で本発明方法により得られたものの
外観を模式的に示した斜視図であり、図２は、図１に示
したチップ型バリスタ（以下、単に素子ともいう）を両
外部電極間で素子面に垂直に切断した場合の断面のイメ
ージ図である。また、図３はセラミックス表面上での内
部電極の形成状態を示す図で、（ａ）は従来の形成パタ
ーン、（ｂ）は本発明のチップ型バリスタにおける形成
パターンである。

【００１９】図１および図２に示されるように、本発明
のチップ型バリスタは、ＳｒＴｉＯ₃ 系材料を主成分と
する粒界絶縁型の半導体セラミックス１の両面に内部電
極２-1、２-2が形成され、この内部電極２-1、２-2の端
面側に接続して外部素子電極３-1、３-2が取り付けら
れ、外部素子電極３-1、３-2との接続部を除く内部電極
２-1、２-2表面に絶縁化合物層４が形成された素子構造
を有している。また、図３（ｂ）に示されるように、本
発明のチップ型バリスタにおいて、内部電極２-1はセラ
ミックス１の表面上に舌状にパターン形成されており、
しかも、半導体セラミックス１の両端部に形成された外
部素子電極（図示せず）間の距離（Ｘ）に対する舌状に
パターン形成された内部電極２-1の先端部位とこの部位
と相対する位置にある外部素子電極との絶縁間隔（Ｙ）
の比、すなわちＹ／Ｘが、０．１５〜０．３８の範囲内
にある。図示していないが、半導体セラミックスの他の
面に形成される内部電極２-2についても同様である。

【００２０】なお、図１に示すように、半導体セラミッ
クス１の両端面ならびにその近傍の表面および側面、す
なわち、外部素子電極３-1、３-2が取り付けられた部分
を除く全ての外表面がこの絶縁化合物層４で被覆されて
いる。

【００２１】本発明のチップ型バリスタにおいて、内部
電極２-1および２-2がセラミックス表面上に舌状にパタ
ーン形成されているのは、従来の角形電極の場合、端部
（電極の角部）において電界集中が生じ、それにより外
部素子電極との間でサージ電流ストレスの増加に伴って
リーク（短絡化）が発生し易くなるので、それを防ぐた
めである。従って、前記の「舌状」とは、そのような電
界集中が生じない程度に、しかも素子の静電容量があま
り犠牲にならないように「角形電極の角部のみが削られ
た状態」を意味する。

【００２２】また、Ｙ／Ｘが０．１５よりも小さいとサ
ージ電流印加後に絶縁破壊しやすくなり、一方、０．３
８を超えると内部電極の面積が小さくなるため静電容量
の減少を招くので、Ｙ／Ｘは０．１５〜０．３８の範囲
内にあることが必要である。

【００２３】なお、内部電極はＡｇを主成分とするもの
であればよく、Ａｇのみからなる電極材の他、ＡｇにＰ
ｂが添加された合金系の電極材が挙げられる。

【００２４】更に、舌状にパターン形成された内部電極
の先端部位とこの部位と相対する位置にある外部素子電
極との間には、ほう珪酸鉛ガラスを主成分とする絶縁化
合物が介在していることが必要である。つまり、ほう珪
酸鉛ガラスを主成分とする絶縁化合物を間に挟んだ絶縁
間隔（Ｙ）の外部素子電極間の距離（Ｘ）に対する比
（Ｙ／Ｘ）が０．１５〜０．３８の範囲内になければな
らない。

【００２５】ほう珪酸鉛ガラスを主成分とする絶縁化合
物とは、絶縁性を最大限に補償するとともに、内部電極
の焼付温度以下でガラス形成が行われるようにＣｒ、Ｃ
ｕおよびＴｉが添加されたほう珪酸鉛ガラスである。

【００２６】本発明のチップ型バリスタは上記の構成を
有しているので、静電容量が十分大きく、かつ電気的ノ
イズ耐性にも優れており、例えば、後述する実施例に示
すように、素子形状が角形３．２mm×２．５mm（□３２
２５チップ）、素子厚７００μm のもので、以下の特性
を示す。

【００２７】初期状態（サージ電流印加前）において： Ｃ≧２２００ｐＦ、Ｖ_1mA ≦１５Ｖ、α≧１０ サージ電流印加後において： △Ｃ≦＋５％、△Ｖ_1mA ≦−３％、△α≦−５％ 但し、△Ｃ、△Ｖ_1mA および△αは、サージ電流印加前
後におけるＣ、Ｖ_1mA およびαの変化率である。

【００２８】これらの素子特性は従来のチップ型容量性
バリスタにはない優れた性能であり、本発明のチップ型
バリスタは、誘電特性とバリスタ特性とを兼ね備えるだ
けではなく、電気的ノイズ吸収後においてもこれら両特
性が安定して発現されるので、回路実装に最適である。

【００２９】前記（II）の発明は、（I ）の発明のチッ
プ型バリスタの製造方法である。以下、工程順に説明す
る。

【００３０】まず、セラミックス合成のための原料と
してＳｒＣＯ₃ 、ＣａＣＯ₃ 、ＴｉＯ₂ およびＮｂ₂ Ｏ
₅ を用意し、ＳｒＴｉＯ₃ 系の粒界絶縁型半導体セラミ
ックスが得られるように、各原料の所定量を秤量し、こ
れを適量の玉石、分散剤および純水とともにポットミル
内に容れ、２４時間混合（湿式混合）する。

【００３１】混合されたスラリー状の原料を乾燥し、
次いで解砕し、解砕後の粉末を例えばアルミナ製の焼成
ルツボ内に移し、大気中１１５０〜１１８０℃で仮焼合
成する。なお、この仮焼合成で所定の固溶体が合成され
ていることをＸ線解析、組成分析等で確認するのが望ま
しい。

【００３２】前記の工程で仮焼合成された粉末を解
砕し、これに焼結助剤として微量のＣｕＯとＳｉＯ₂ を
添加して更に湿式混合を行う。

【００３３】混合されたスラリー状の仮焼原料を乾燥
し、解砕して粒径１．０μm 前後の均一粉に整粒する。
これに、有機バインダー等を添加し、例えば３．２mm×
２．５mm、厚み７００μm の直方体になるように成形す
る。

【００３４】この成形体を1000℃で脱脂し、脱脂後、
例えばアルミナ製の焼成ルツボに充填して、還元性雰囲
気中で焼成する。焼成は、半導体化を促進するため、１
４２０〜１５５０℃の温度域で、４．０〜８．０時間行
うのが好ましい。なお、還元性雰囲気としては、例え
ば、水素：１〜２０ｖｏｌ％、窒素：８０〜９９ｖｏｌ
％の混合ガスを用いればよい。

【００３５】得られた焼結体を有機溶剤中および熱水
中で洗浄した後、例えばアルカリ金属酸化物と低融点金
属酸化物をペースト化して焼結体の表面に塗布し、これ
を大気中、１０５０〜１３５０℃で、１．０〜４．０時
間焼成する。これは、焼結体（セラミックス）の結晶粒
界を絶縁化するためである。

【００３６】粒界絶縁化された半導体セラミックスの
両面に例えば電極用銀（Ａｇ）ペーストを舌状に、しか
も前記の条件を満たすように印刷し、７８０〜８３０℃
で焼き付け、内部電極を形成する。

【００３７】次に、ほう珪酸鉛ガラスを主成分とする
絶縁化合物を内部電極の端部を残して両面に塗布し、約
６００℃で焼き付け、表層部絶縁層を形成する。

【００３８】工程で絶縁化合物を塗布せずに残した
外部素子電極接続部に、内部電極と電気的導通がとれる
ように、電極用Ａｇペーストを印刷し、約６００℃で焼
き付けて外部素子電極を形成する。

【００３９】本発明のチップ型バリスタは上記〜の
工程を経て製造することができる。

【００４０】このようにして得られたチップ型バリスタ
は、誘電特性とバリスタ特性とを兼ね備え、しかも電気
的ノイズ吸収後においてもこれら両特性が安定してお
り、前述したように回路実装に最適である。

【００４１】

【実施例】本発明方法を適用して、角形３．２mm×２．
５mm（□３２２５チップ）、素子厚７００μm のチップ
型バリスタを作製し、静電容量（Ｃ）、バリスタ電圧
（Ｖ_1mA ）および電流電圧非直線係数（α）を測定し
た。次いで、端子間にサージ電流（８×２０μsec 、３
０００／cm² ）を１分間隔で５回印加した後、再度、同
様の測定を行い、サージ電流印加前後における変化率
（ΔＣ、ΔＶ_1mA およびΔα）を求めた。なお、比較の
ため、図３（ａ）に示した従来の角状にパターン形成し
た内部電極を有するバリスタを含め、本発明方法で規定
する条件から外れる方法で作製したバリスタについても
同様の測定を行った。

【００４２】用いた半導体セラミックスは、ＳｒＣ
Ｏ₃ 、ＣａＣＯ₃ 、ＴｉＯ₂ およびＮｂ₂ Ｏ₅ を原料と
し、通常用いられる方法に準じて作製したＳｒＴｉＯ₃
系の粒界絶縁型半導体セラミックスで、角形３．２mm×
２．５mm、厚さ７００μm の素子形状を有している。

【００４３】この半導体セラミックスの両面にそれぞれ
表１に示す形状、ならびに内部／端部電極間ギャップ比
（両外部素子電極間距離に対する舌状パターンの先端部
位と外部素子電極との絶縁間隔の比、Ｙ／Ｘを意味す
る）を有する内部電極を形成し、次いで、ほう珪酸鉛ガ
ラスを主成分とする絶縁化合物を内部電極（ただし、外
部素子電極接続部を除く）表面と、半導体セラミックス
の表面（外部素子電極を取付け部を除く）に塗布し、６
００℃で焼き付けて絶縁化合物層を形成させた。

【００４４】その後、外部素子電極を形成してチップ型
バリスタとした。図１は、本発明方法で定める条件で作
製したチップ型バリスタの外観を模式的に示したもの
で、図２はこの素子の断面のイメージ図である。

【００４５】上記の測定項目のうち、静電容量は１KHz
の交流を用い、１Ｖで測定した。バリスタ電圧は、電極
間に直流電圧を０Ｖから１００Ｖまで連続的に印加し、
素子に１ｍＡの電流が流れたときの端子間電圧
（Ｖ_1mA ）で表した。電流電圧非直線係数は、さらに１
０ｍＡの電流が流れたときの端子間電圧（Ｖ_10mA）を測
定し、次式から算出した。なお、測定はいずれも２０℃
で行った。また、試料数は上記のいずれの測定において
も、各試料毎に３０個とした。

【００４６】α＝１／log （Ｖ_10mA／Ｖ_1mA ） 測定結果を表１に併せて示す。備考欄に＊印で示した素
子は本発明方法で規定する範囲外の条件で製造したもの
であることを示す。この結果から明かなように、本発明
方法により製造した素子は、サージ電流印加前の初期状
態において、Ｃ≧２２００ｐＦ、Ｖ_1mA ≦１５Ｖおよび
α≧１０であり、サージ電流印加後の変化率は、△Ｃ≦
＋５％、△Ｖ_1mA ≦−３％および△α≦−５％で、誘電
特性とバリスタ特性に優れるとともに、電気的ノイズ吸
収後においても両特性は良好な安定性を示した。従っ
て、この素子は回路実装に最適であるといえる。一方、
本発明方法で規定する範囲外の条件で製造した素子は、
初期状態における素子特性あるいはサージ電流印加後の
これら特性の変化率のいずれか、または両方が劣化する
等の問題があった。

【００４７】

【表１】

【００４８】

【発明の効果】本発明のチップ型バリスタは良好な素子
特性と電気的ノイズ耐性を有しており、従来のバリスタ
に比べさらに利便性の高い電子部品として、電子・電気
機器回路等に適用することが可能である。このチップ型
バリスタは、本発明方法により従来の製造プロセスを変
更することなく容易に製造することができる。

【図面の簡単な説明】

【図１】本発明方法により作製した素子の外観を模式的
に示した斜視図である。

【図２】図１に示した素子を両外部素子電極間で素子面
に垂直に切断した断面のイメージ図である。

【図３】チップ型バリスタにおける内部電極の形成パタ
ーン示す図で、（ａ）は従来の形成パターンであり、
（ｂ）は本発明の形成パターンである。

【符号の説明】

１：半導体セラミックス ２-1、２-2：内部電極 ３-1、３-2：外部素子電極 ４：絶縁化合物層

Claims (2)

【特許請求の範囲】
1. 【請求項１】ＳｒＴｉＯ₃ 系材料を主成分とする粒界絶
   縁型半導体セラミックスと、その両面に形成された内部
   電極と、これらの内部電極とそれぞれ接続する前記セラ
   ミックスの両端面に形成された外部素子電極とを有する
   チップ型バリスタであって、前記内部電極がセラミック
   ス表面上に舌状にパターン形成されるとともに、その表
   面にほう珪酸鉛ガラスを主成分とする絶縁化合物層が形
   成され、前記舌状パターンの先端部位とこの部位と相対
   する位置にある外部素子電極との絶縁間隔（Ｙ）が、両
   外部素子電極間距離（Ｘ）に対し、０．１５≦Ｙ／Ｘ≦
   ０．３８の関係を有することを特徴とするチップ型バリ
   スタ。
2. 【請求項２】ＳｒＴｉＯ₃ 系材料を主成分とする粒界絶
   縁型半導体セラミックスの両面に下記（１）式を満たす
   ように内部電極を舌状にパターン形成し、それぞれの内
   部電極表面の外部素子電極接続部を除く面に、ほう珪酸
   鉛ガラスを主成分とする絶縁化合物を塗布、焼き付け
   し、次いで、前記外部素子電極接続部に外部素子電極を
   形成することを特徴とするチップ型バリスタの製造方
   法。 ０．１５≦Ｙ／Ｘ≦０．３８ ・・・（１） ただし、Ｘ：半導体セラミックスの両端面に形成された
   外部素子電極間の距離 Ｙ：舌状にパターン形成された内部電極の先端部位とこ
   の部位と相対する位置にある外部素子電極との絶縁間隔