JPH0787243B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0787243B2 JPH0787243B2 JP2277812A JP27781290A JPH0787243B2 JP H0787243 B2 JPH0787243 B2 JP H0787243B2 JP 2277812 A JP2277812 A JP 2277812A JP 27781290 A JP27781290 A JP 27781290A JP H0787243 B2 JPH0787243 B2 JP H0787243B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/191—Photoconductor image sensors
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に関し、特に受光素子と薄膜トラン
ジスタとを同一基板上に形成して成るイメージセンサに
おいて、薄膜トランジスタを保護して歩留りの向上を図
ることができる前記受光素子の構造に関する。
ジスタとを同一基板上に形成して成るイメージセンサに
おいて、薄膜トランジスタを保護して歩留りの向上を図
ることができる前記受光素子の構造に関する。
（従来の技術） 従来、ファクシミリ等には、例えば原稿等の画像情報１
対１に投影して電気信号に変換する密着型イメージセン
サが使用されている。そして、投影した画像を多数の画
素に分割し、画素に対応する各受光素子で発生した電荷
を薄膜トランジスタ（TFT）で構成されたスイッチング
素子を使って特性のブロック単位で各配線の配線容量に
一時蓄積し、駆動ICにより電気信号として数百KHzから
数MHzまでの速度で時系列的に順次読み出すTFT駆動型イ
メージセンサが提案されている。このTFT駆動型イメー
ジセンサは、TFTによるマトリックス動作を行なうこと
により単一の駆動ICで複数のブロックの受光素子の読み
取りが可能となるので、イメージセンサを駆動する駆動
ICの個数を少なくすることができる。
対１に投影して電気信号に変換する密着型イメージセン
サが使用されている。そして、投影した画像を多数の画
素に分割し、画素に対応する各受光素子で発生した電荷
を薄膜トランジスタ（TFT）で構成されたスイッチング
素子を使って特性のブロック単位で各配線の配線容量に
一時蓄積し、駆動ICにより電気信号として数百KHzから
数MHzまでの速度で時系列的に順次読み出すTFT駆動型イ
メージセンサが提案されている。このTFT駆動型イメー
ジセンサは、TFTによるマトリックス動作を行なうこと
により単一の駆動ICで複数のブロックの受光素子の読み
取りが可能となるので、イメージセンサを駆動する駆動
ICの個数を少なくすることができる。
TFT駆動型イメージセンサは、例えば、その等価回路図
を第３図に示すように、複数の受光素子Pk,nを一列にラ
イン状に配設し原稿幅と略同じ長さとした受光素子アレ
イ101と、前記各受光素子Pk,nに1:1に対応する個数の薄
膜トランジスタTk,nから成る電荷転送部102と、マトリ
ックス状の多層配線103とを具備して構成されている。
を第３図に示すように、複数の受光素子Pk,nを一列にラ
イン状に配設し原稿幅と略同じ長さとした受光素子アレ
イ101と、前記各受光素子Pk,nに1:1に対応する個数の薄
膜トランジスタTk,nから成る電荷転送部102と、マトリ
ックス状の多層配線103とを具備して構成されている。
前記受光素子アレイ101は、Ｋ個のブロックの受光素子
群に分割され、一つの受光素子群を形成するｎ個の受光
素子Pk,nは、フォトダイオードと寄生容量により等価的
に表すことができる。各受光素子Pk,nは各薄膜トランジ
スタTk,nのドレイン電極にそれぞれ接続されている。そ
して、薄膜トランジスタTk,nのソース電極は、マトリッ
クス状に接続された多層配線103を介して受光素子群毎
に共通信号線104（ｎ本）にそれぞれ接続され、更に共
通信号線104は駆動IC105に接続されている。各薄膜トラ
ンジスタTk,nのゲート電極には、ブロック毎に導通する
ようにゲートパルス発生回路106に接続されている。
群に分割され、一つの受光素子群を形成するｎ個の受光
素子Pk,nは、フォトダイオードと寄生容量により等価的
に表すことができる。各受光素子Pk,nは各薄膜トランジ
スタTk,nのドレイン電極にそれぞれ接続されている。そ
して、薄膜トランジスタTk,nのソース電極は、マトリッ
クス状に接続された多層配線103を介して受光素子群毎
に共通信号線104（ｎ本）にそれぞれ接続され、更に共
通信号線104は駆動IC105に接続されている。各薄膜トラ
ンジスタTk,nのゲート電極には、ブロック毎に導通する
ようにゲートパルス発生回路106に接続されている。
各受光素子Pk,nで発生する光電荷は一定時間受光素子P
k,nの寄生容量と薄膜トランジスタTk,nのドレイン電極
・ゲート電極間のオーバーラップ容量に蓄積された後、
薄膜トランジスタTk,nを電荷転送用のスイッチとして用
いてブロック毎に順次多層配線103の配線容量CLに転送
蓄積される。すなわち、ゲートパルス発生回路106から
ゲート信号線Gkを経由して伝達されたゲートパルスφG1
が、第１のブロックの薄膜トランジスタT1,1〜T1,nをオ
ンにし、第１のブロックの各受光素子Pk,nで発生した電
荷が各配線容量CLに転送蓄積される。そして、各配線容
量CLに蓄積された電荷により各共通信号線104の電位が
変化し、この電圧値を駆動IC105内のアナログスイッチS
Wnを順次オンして時系列的に出力線107に抽出する。そ
して、ゲートパルスφG2〜φGkにより第２〜第Ｋのブロ
ックの薄膜トランジスタT2,1〜T2,nからTk,1〜Tk,nまで
がそれぞれオンすることによりブロック毎に受光素子側
の電荷が転送され、順次読み出すことにより原稿の主走
査方向の１ラインの画像信号を得、ローラ等の原稿送り
手段（図示せず）により原稿を移動させて前記動作を繰
り返し、原稿全体の画像信号を得るものである（特開昭
63−9358号公報参照）。
k,nの寄生容量と薄膜トランジスタTk,nのドレイン電極
・ゲート電極間のオーバーラップ容量に蓄積された後、
薄膜トランジスタTk,nを電荷転送用のスイッチとして用
いてブロック毎に順次多層配線103の配線容量CLに転送
蓄積される。すなわち、ゲートパルス発生回路106から
ゲート信号線Gkを経由して伝達されたゲートパルスφG1
が、第１のブロックの薄膜トランジスタT1,1〜T1,nをオ
ンにし、第１のブロックの各受光素子Pk,nで発生した電
荷が各配線容量CLに転送蓄積される。そして、各配線容
量CLに蓄積された電荷により各共通信号線104の電位が
変化し、この電圧値を駆動IC105内のアナログスイッチS
Wnを順次オンして時系列的に出力線107に抽出する。そ
して、ゲートパルスφG2〜φGkにより第２〜第Ｋのブロ
ックの薄膜トランジスタT2,1〜T2,nからTk,1〜Tk,nまで
がそれぞれオンすることによりブロック毎に受光素子側
の電荷が転送され、順次読み出すことにより原稿の主走
査方向の１ラインの画像信号を得、ローラ等の原稿送り
手段（図示せず）により原稿を移動させて前記動作を繰
り返し、原稿全体の画像信号を得るものである（特開昭
63−9358号公報参照）。
上記イメージセンサの受光素子Ｐ及び受光素子Ｐで発生
した電荷を転送するため各受光素子Ｐ毎に設けられた薄
膜トランジスタＴは、第２図に示すように、同一ガラス
基板１上に形成されている。受光素子Ｐ及び薄膜トラン
ジスタＴの製造プロセスについて第２図（ａ）乃至
（ｄ）を参照して説明する。
した電荷を転送するため各受光素子Ｐ毎に設けられた薄
膜トランジスタＴは、第２図に示すように、同一ガラス
基板１上に形成されている。受光素子Ｐ及び薄膜トラン
ジスタＴの製造プロセスについて第２図（ａ）乃至
（ｄ）を参照して説明する。
先ず、ガラス基板１上にクロム（Cr）を着膜及びパター
ニングしてゲート電極２を形成する。
ニングしてゲート電極２を形成する。
次に、ゲート絶縁層３となるシリコン窒化膜（SiNx）、
半導体活性層４となる水素化アモルファスシリコン（ａ
−Si:H）膜４′，更にシリコン窒化膜（SiNx）を着膜
し、このシリコン窒化膜（SiNx）のパターニングを行っ
てゲート電極２上に上部絶縁層５を形成する。
半導体活性層４となる水素化アモルファスシリコン（ａ
−Si:H）膜４′，更にシリコン窒化膜（SiNx）を着膜
し、このシリコン窒化膜（SiNx）のパターニングを行っ
てゲート電極２上に上部絶縁層５を形成する。
続いて、n+水素化アモルファスシリコン（n+ａ−Si:H）
膜６′，受光素子Ｐの下部電極及び薄膜トランジスタの
バリヤメタル層と成る金属膜７′，水素化アモルファス
シリコン（ａ−Si:H）膜８′，酸化インジウム・スズ
（ITO）膜９′を連続して着膜する（第２図（ａ））。
膜６′，受光素子Ｐの下部電極及び薄膜トランジスタの
バリヤメタル層と成る金属膜７′，水素化アモルファス
シリコン（ａ−Si:H）膜８′，酸化インジウム・スズ
（ITO）膜９′を連続して着膜する（第２図（ａ））。
酸化インジウム・スズ膜９′上にレジストを形成後（図
示せず）、エッチング処理して受光素子Ｐの透明電極９
のパターンを形成する（第２図（ｂ））。
示せず）、エッチング処理して受光素子Ｐの透明電極９
のパターンを形成する（第２図（ｂ））。
続いてエッチング処理して水素化アモルファスシリコン
膜８′をパターニングし、受光素子Ｐの光導電層８を形
成する（第２図（ｃ））。
膜８′をパターニングし、受光素子Ｐの光導電層８を形
成する（第２図（ｃ））。
次に金属膜７′をフォトリソ法によりパターニングして
受光素子Ｐの下部電極7a及び薄膜トランジスタＴのバリ
ヤメタル層7b,7cを形成する。続いて同一マスクを用い
てn+水素化アモルファスシリコン膜６′をパターニング
して薄膜トランジスタＴのオーミックコンタクト層6b,6
cを形成し、更に水素化アモルファスシリコン（ａ−Si:
H）膜４′をパターニングして薄膜トランジスタＴの半
導体活性層４を形成する（第２図（ｄ））。
受光素子Ｐの下部電極7a及び薄膜トランジスタＴのバリ
ヤメタル層7b,7cを形成する。続いて同一マスクを用い
てn+水素化アモルファスシリコン膜６′をパターニング
して薄膜トランジスタＴのオーミックコンタクト層6b,6
cを形成し、更に水素化アモルファスシリコン（ａ−Si:
H）膜４′をパターニングして薄膜トランジスタＴの半
導体活性層４を形成する（第２図（ｄ））。
（発明が解決しようとする課題） 上記製造プロセスにおいて前記金属膜７′は、第２図
（ｃ）に示したように、水素化アモルファスシリコン膜
８′をエッチングして光導電層８を形成する際のエッチ
ングストッパを兼ねている。従って金属膜７′として
は、水素化アモルファスシリコン膜８′のエッチングの
際にエッチングされない材料、例えばクロム（Cr）やチ
タン（Ti）が用いられている。
（ｃ）に示したように、水素化アモルファスシリコン膜
８′をエッチングして光導電層８を形成する際のエッチ
ングストッパを兼ねている。従って金属膜７′として
は、水素化アモルファスシリコン膜８′のエッチングの
際にエッチングされない材料、例えばクロム（Cr）やチ
タン（Ti）が用いられている。
しかしながら、金属膜７′としてクロム（Cr）を用いた
場合、水素化アモルファスシリコン膜８′のエッチング
時に良好なエッチングストッパとなるが、電触による溶
けが起こりやすく、受光素子Ｐや薄膜トランジスタＴの
信頼性が低下するという問題点があった。
場合、水素化アモルファスシリコン膜８′のエッチング
時に良好なエッチングストッパとなるが、電触による溶
けが起こりやすく、受光素子Ｐや薄膜トランジスタＴの
信頼性が低下するという問題点があった。
また、金属膜７′としてチタン（Ti）を用いた場合、水
素化アモルファスシリコン膜８′との界面で反応を起こ
してシリサイドを形成しやすく、このシリサイドは水素
化アモルファスシリコン膜８′のエッチング条件により
エッチングされてしまうので、金属膜７′の下層に形成
された薄膜トランジスタＴの製造歩留りが悪くなるとい
う問題点があった。
素化アモルファスシリコン膜８′との界面で反応を起こ
してシリサイドを形成しやすく、このシリサイドは水素
化アモルファスシリコン膜８′のエッチング条件により
エッチングされてしまうので、金属膜７′の下層に形成
された薄膜トランジスタＴの製造歩留りが悪くなるとい
う問題点があった。
本発明は上記実情に鑑みてなされたもので、受光素子及
び薄膜トランジスタを同一基板上に形成する場合に、歩
留りの向上と信頼性の確保とを両立させる半導体装置の
構造を提供することを目的とする。
び薄膜トランジスタを同一基板上に形成する場合に、歩
留りの向上と信頼性の確保とを両立させる半導体装置の
構造を提供することを目的とする。
（課題を解決するための手段） 上記従来例の問題点を解決するため本発明は、受光素子
と薄膜トランジスタとを同一基板上に形成し、前記受光
素子は光導電層を透明電極と金属電極とで挟んだ構成の
半導体装置において、次の構成を含む。
と薄膜トランジスタとを同一基板上に形成し、前記受光
素子は光導電層を透明電極と金属電極とで挟んだ構成の
半導体装置において、次の構成を含む。
前記金属電極を２つの異なる金属層から成る積層構造と
し、光導電層側の上部金属層をタンタル（Ta）若しくは
タングステン（Ｗ）で形成し、他方側の下部金属層をチ
タン（Ti）で形成する。
し、光導電層側の上部金属層をタンタル（Ta）若しくは
タングステン（Ｗ）で形成し、他方側の下部金属層をチ
タン（Ti）で形成する。
前記薄膜トランジスタのソース・ドレイン電極は、前記
下部金属層（Ti層）と同一層によって形成される。
下部金属層（Ti層）と同一層によって形成される。
（作用） 本発明によれば、金属電極をタンタル（Ta）若しくはタ
ングステン（Ｗ）とチタン（Ti）との二層構造としたの
で、その光導電層側にタンタル（Ta）若しくはタングス
テン（Ｗ）を形成することにより、光導電層との界面に
おいてシリサイドの形成を防止して、エッチングにより
光導電層をパターニングする際にチタン（Ti）を良好な
エッチングストッパとして作用させることができる。ま
た、耐電触性の高いチタン（Ti）を金属電極として使用
したので、信頼性の高い半導体装置を得ることができ
る。
ングステン（Ｗ）とチタン（Ti）との二層構造としたの
で、その光導電層側にタンタル（Ta）若しくはタングス
テン（Ｗ）を形成することにより、光導電層との界面に
おいてシリサイドの形成を防止して、エッチングにより
光導電層をパターニングする際にチタン（Ti）を良好な
エッチングストッパとして作用させることができる。ま
た、耐電触性の高いチタン（Ti）を金属電極として使用
したので、信頼性の高い半導体装置を得ることができ
る。
（実施例） 本発明の一実施例について第１図（ｅ）を参照しながら
説明する。
説明する。
受光素子Ｐは、異なる二つの金属を積層して成る金属電
極10と、水素化アモルファスシリコン（ａ−Si:H）から
成る光導電層20と、酸化インジウム・スズ（ITO）から
成る透明電極30とをガラス基板40上に順次積層して成る
サンドイッチ構造で構成されている。
極10と、水素化アモルファスシリコン（ａ−Si:H）から
成る光導電層20と、酸化インジウム・スズ（ITO）から
成る透明電極30とをガラス基板40上に順次積層して成る
サンドイッチ構造で構成されている。
金属電極10は、主走査方向（図の表裏方向）に帯状に形
成され副走査方向に引き出し部11aを有するチタン（T
i）層11と、各受光素子Ｐ毎（ビット毎）に個別に分割
形成されたタンタル（Ta）層12とから成り、タンタル
（Ta）層12が光導電層20と接するように構成されてい
る。
成され副走査方向に引き出し部11aを有するチタン（T
i）層11と、各受光素子Ｐ毎（ビット毎）に個別に分割
形成されたタンタル（Ta）層12とから成り、タンタル
（Ta）層12が光導電層20と接するように構成されてい
る。
また、光導電層20及び透明電極30は各受光素子Ｐ毎（ビ
ット毎）に個別に分割形成されることにより、光導電層
20を金属電極10と透明電極30とで挟んだ部分が各受光素
子Ｐを構成し、その集まりが受光素子アレイを形成して
いる。このように、光導電層20と透明電極30を個別化し
たのは、ａ−Si:Hの光導電層20が共通層であると、特定
の受光素子Ｐで起こる光電変換作用が隣接する受光素子
Ｐに対して干渉を起こすことがあるので、この干渉を少
なくするためである。
ット毎）に個別に分割形成されることにより、光導電層
20を金属電極10と透明電極30とで挟んだ部分が各受光素
子Ｐを構成し、その集まりが受光素子アレイを形成して
いる。このように、光導電層20と透明電極30を個別化し
たのは、ａ−Si:Hの光導電層20が共通層であると、特定
の受光素子Ｐで起こる光電変換作用が隣接する受光素子
Ｐに対して干渉を起こすことがあるので、この干渉を少
なくするためである。
金属電極10の光導電層20側をタンタル（Ta）層12で形成
したのは、光導電層20を形成する水素化アモルファスシ
リコン（ａ−Si:H）とタンタル（Ta）との界面におい
て、シリサイドの形成を防ぐためである。従って、金属
電極10の光導電層20側の層としてタンタル（Ta）の代わ
りに、水素化アモルファスシリコン（ａ−Si:H）に対し
てシリサイドを形成しない材料、例えばタングステン
（Ｗ）を用いてもよい。
したのは、光導電層20を形成する水素化アモルファスシ
リコン（ａ−Si:H）とタンタル（Ta）との界面におい
て、シリサイドの形成を防ぐためである。従って、金属
電極10の光導電層20側の層としてタンタル（Ta）の代わ
りに、水素化アモルファスシリコン（ａ−Si:H）に対し
てシリサイドを形成しない材料、例えばタングステン
（Ｗ）を用いてもよい。
また、前記光導電層20において、水素化アモルファスシ
リコンの代わりに、CdSe（カドミウムセレン）等を使用
してもよい。
リコンの代わりに、CdSe（カドミウムセレン）等を使用
してもよい。
電荷転送部として機能する薄膜トランジスタＴは、クロ
ム（Cr）で形成されたゲート電極51、シリコン窒化膜で
形成されたゲート絶縁層52、水素化アモルファスシリコ
ン（ａ−Si:H）で形成された半導体活性層53、ゲート電
極51に対向するよう設けられシリコン窒化膜で形成され
た上部絶縁層54、n+水素化アモルファスシリコン（n+ａ
−Si:H）で形成されたオーミックコンタクト層55b,55
c、チタン（Ti）で形成されたバリヤメタル層11b,11cを
前記ガラス基板40上に順次積層して構成されている。オ
ーミックコンタクト層55b及びバリヤメタル層11bとオー
ミックコンタクト層55c及びバリヤメタル層11cとは、上
部絶縁層54を中心として対向するように形成され、それ
ぞれドレイン電極D,ソース電極Ｓを構成している。
ム（Cr）で形成されたゲート電極51、シリコン窒化膜で
形成されたゲート絶縁層52、水素化アモルファスシリコ
ン（ａ−Si:H）で形成された半導体活性層53、ゲート電
極51に対向するよう設けられシリコン窒化膜で形成され
た上部絶縁層54、n+水素化アモルファスシリコン（n+ａ
−Si:H）で形成されたオーミックコンタクト層55b,55
c、チタン（Ti）で形成されたバリヤメタル層11b,11cを
前記ガラス基板40上に順次積層して構成されている。オ
ーミックコンタクト層55b及びバリヤメタル層11bとオー
ミックコンタクト層55c及びバリヤメタル層11cとは、上
部絶縁層54を中心として対向するように形成され、それ
ぞれドレイン電極D,ソース電極Ｓを構成している。
前記受光素子Ｐと薄膜トランジスタＴとは、ポリイミド
膜60により絶縁されるとともに、受光素子Ｐの透明電極
30は、ポリイミド膜60上に形成されたアルミニウム（A
l）から成る引き出し配線71を介して薄膜トランジスタ
Ｔのドレイン電極Ｄに接続されている。また、薄膜トラ
ンジスタＴのソース電極Ｓは、信号配線72に接続されて
いる。前記バリヤメタル層11b,11cは、アルミニウム配
線である引き出し配線71,信号配線72とn+アモルファス
シリコンとの間での相互拡散を防ぐために介在させたも
のである。
膜60により絶縁されるとともに、受光素子Ｐの透明電極
30は、ポリイミド膜60上に形成されたアルミニウム（A
l）から成る引き出し配線71を介して薄膜トランジスタ
Ｔのドレイン電極Ｄに接続されている。また、薄膜トラ
ンジスタＴのソース電極Ｓは、信号配線72に接続されて
いる。前記バリヤメタル層11b,11cは、アルミニウム配
線である引き出し配線71,信号配線72とn+アモルファス
シリコンとの間での相互拡散を防ぐために介在させたも
のである。
金属電極10のチタン（Ti）層11の引き出し部11aには、
電源供給配線73を介して一定のバイアス電圧VBが印加さ
れている。
電源供給配線73を介して一定のバイアス電圧VBが印加さ
れている。
次に上記イメージセンサの製造方法について説明する。
まず、検査、洗浄されたガラス基板40上に、薄膜トラン
ジスタＴのゲート電極51となる第１のクロム（Crl）層
を、DCスパッタ法により約150℃の温度で750Å程度の膜
厚に着膜する。
ジスタＴのゲート電極51となる第１のクロム（Crl）層
を、DCスパッタ法により約150℃の温度で750Å程度の膜
厚に着膜する。
次に、前記クロム（Cr）層をフォトリソ工程と、硝酸セ
リウムアンモニウム、過塩素酸、水の混合液を用いたエ
ッチング工程によりパターニングしてゲート電極51を形
成し、その後レジストを剥離する。
リウムアンモニウム、過塩素酸、水の混合液を用いたエ
ッチング工程によりパターニングしてゲート電極51を形
成し、その後レジストを剥離する。
次にアルカリ洗浄を行い、ガラス基板40の全面に薄膜ト
ランジスタＴのゲート絶縁層52となるシリコン窒化膜
（SiNx）を3000Å程度の膜厚で、水素化アモルファスシ
リコン（ａ−Si:H）膜53′を500Å程度の膜厚で、上部
絶縁層54となるシリコン窒化膜（SiNx）を1500Å程度の
膜厚でそれぞれ順に真空を破らずにプラズマCVD（Ｐ−C
VD）により連続着膜する。真空を破らずに連続的に着膜
することでそれぞれの界面の汚染を防ぐことができ、薄
膜トランジスタの特性の安定化を図ることができる。
ランジスタＴのゲート絶縁層52となるシリコン窒化膜
（SiNx）を3000Å程度の膜厚で、水素化アモルファスシ
リコン（ａ−Si:H）膜53′を500Å程度の膜厚で、上部
絶縁層54となるシリコン窒化膜（SiNx）を1500Å程度の
膜厚でそれぞれ順に真空を破らずにプラズマCVD（Ｐ−C
VD）により連続着膜する。真空を破らずに連続的に着膜
することでそれぞれの界面の汚染を防ぐことができ、薄
膜トランジスタの特性の安定化を図ることができる。
前記シリコン窒化膜（ゲート絶縁層52）は、Ｐ−CVD法
により基板温度が300〜400℃で、SiH4とNH3のガス圧力
が0.1〜0.5Torrで、SiH4ガス流量が10〜50SCCMで、NH3
のガス流量が100〜30SCCMで、RFパワーが50〜200Wの条
件下で形成する。
により基板温度が300〜400℃で、SiH4とNH3のガス圧力
が0.1〜0.5Torrで、SiH4ガス流量が10〜50SCCMで、NH3
のガス流量が100〜30SCCMで、RFパワーが50〜200Wの条
件下で形成する。
前記水素化アモルファスシリコン膜53′は、Ｐ−CVD法
により基板温度が約200〜300℃で、SiH4のガス圧力が0.
1〜0.5Torrで、SiH4ガス流量が100〜300SCCMで、RFパワ
ーが50〜200Wの条件下で形成する。
により基板温度が約200〜300℃で、SiH4のガス圧力が0.
1〜0.5Torrで、SiH4ガス流量が100〜300SCCMで、RFパワ
ーが50〜200Wの条件下で形成する。
前記シリコン窒化膜（上部絶縁層54）は、Ｐ−CVD法に
より基板温度が約200〜300℃で、SiH4とNH3のガス圧力
が0.1〜0.5Torrで、SiH4ガス流量が10〜50SCCMで、NH3
のガス流量が100〜300SCCMで、RFパワーが50〜200Wの条
件下で形成する。
より基板温度が約200〜300℃で、SiH4とNH3のガス圧力
が0.1〜0.5Torrで、SiH4ガス流量が10〜50SCCMで、NH3
のガス流量が100〜300SCCMで、RFパワーが50〜200Wの条
件下で形成する。
次に、ゲート電極51に対応するような形状で前記シリコ
ン窒化膜のパターンを形成するために、シリコン窒化膜
の上にレジストを塗布し、そしてガラス基板40の裏方向
からゲート電極51の形状パターンをマスクとして用いて
裏面露光，現像,HFとNH4Fの混合液でエッチングを行な
って上部絶縁層54を形成し、その後レジスト剥離を行な
う。
ン窒化膜のパターンを形成するために、シリコン窒化膜
の上にレジストを塗布し、そしてガラス基板40の裏方向
からゲート電極51の形状パターンをマスクとして用いて
裏面露光，現像,HFとNH4Fの混合液でエッチングを行な
って上部絶縁層54を形成し、その後レジスト剥離を行な
う。
さらにBHF処理を行い、その上にn+アモルファスシリコ
ン膜55′をSiHとPH3の混合ガスを用いたＰ−CVDにより1
000Å程度の膜厚で約250℃程度の温度で着膜する。
ン膜55′をSiHとPH3の混合ガスを用いたＰ−CVDにより1
000Å程度の膜厚で約250℃程度の温度で着膜する。
次に、チタン（Ti）膜11′をDCスパッタにより500Å〜3
000Å程度の膜厚で着膜する。続いて、タンタル（Ta）
膜12′をDCスパッタにより50Å〜1000Å程度の膜厚で連
続して着膜する。チタン（Ti）膜11′とタンタル（Ta）
膜12′との界面は、スパッタによる連続着膜により、合
金層が形成され、後述する水素化アモルファスシリコン
のドライエッチングの際の耐ドライエッチング性を向上
させる。
000Å程度の膜厚で着膜する。続いて、タンタル（Ta）
膜12′をDCスパッタにより50Å〜1000Å程度の膜厚で連
続して着膜する。チタン（Ti）膜11′とタンタル（Ta）
膜12′との界面は、スパッタによる連続着膜により、合
金層が形成され、後述する水素化アモルファスシリコン
のドライエッチングの際の耐ドライエッチング性を向上
させる。
次に、水素化アモルファスシリコン膜20′を13000Å程
度の膜厚に着膜し、酸化インジウム・スズ（ITO）膜3
0′を600Å程度の膜厚で着膜する。この時、それぞれの
着膜の前にアルカリ洗浄を行なう（第１図（ａ））。
度の膜厚に着膜し、酸化インジウム・スズ（ITO）膜3
0′を600Å程度の膜厚で着膜する。この時、それぞれの
着膜の前にアルカリ洗浄を行なう（第１図（ａ））。
上記水素化アモルファスシリコン膜20′は、Ｐ−CVD法
により基板温度が170〜250℃で、SiH4のガス圧力が0.3
〜0.7Torrで、SiH4ガス流量が150〜300SCCMで、RFパワ
ーが100〜200Wの条件下で形成する。
により基板温度が170〜250℃で、SiH4のガス圧力が0.3
〜0.7Torrで、SiH4ガス流量が150〜300SCCMで、RFパワ
ーが100〜200Wの条件下で形成する。
また、酸化インジウム・スズ膜30′は、DCマグネトロン
スパッタにより基板温度が室温で、ArとO2のガス圧力が
1.5×10-3Torrで、Arガス流量が100〜150SCCMで、O2ガ
ス流量が１〜2SCCMで、DCパワーが200〜400Wの条件下で
形成する。
スパッタにより基板温度が室温で、ArとO2のガス圧力が
1.5×10-3Torrで、Arガス流量が100〜150SCCMで、O2ガ
ス流量が１〜2SCCMで、DCパワーが200〜400Wの条件下で
形成する。
この後、酸化インジウム・スズ膜30′をフォトリソ工程
と、希塩酸を用いたエッチング工程でパターニングし
て、各受光素子Ｐ毎に分離するよう個別化された透明電
極30を形成する（第１図（ｂ））。
と、希塩酸を用いたエッチング工程でパターニングし
て、各受光素子Ｐ毎に分離するよう個別化された透明電
極30を形成する（第１図（ｂ））。
続いて、同一のレジストパターンにより水素化アモルフ
ァスシリコン膜20′をC2ClF5とSF6とO2の混合ガスを用
いたドライエッチングによりパターニングして各受光素
子Ｐ毎に分離するよう個別化された光導電層20を形成す
る。このエッチング処理はC2ClF5100SCCM,SF6100SCCM,O
220SCCM,RFパワー400W,圧力0.3Torrの条件下で行なう。
このエッチング条件により、タンタル（Ta）膜12′も同
時にエッチングされ、光導電層20と同一パターンのタン
タル（Ta）層12が形成される。また、チタン（Ti）膜1
1′がエッチングストッパとして作用し、該チタン（T
i）膜11′の下層に形成された各層を保護する。この
際、タンタル（Ta）のエッチング速度は水素化アモルフ
ァスシリコンより遅いのでタンタル（Ta）層12のサイド
エッチは生じない。また、このドライエッチング時にお
いて、光導電層20となる水素化アモルファスシリコンに
は、サイドエッチが大きく入るため、レジストを剥離す
る前に再度透明電極30（ITO）のエッチングを行なう。
以上の処理により、透明電極30の周辺裏側からさらにエ
ッチングされて光導電層20と同じサイズの透明電極30が
形成される。
ァスシリコン膜20′をC2ClF5とSF6とO2の混合ガスを用
いたドライエッチングによりパターニングして各受光素
子Ｐ毎に分離するよう個別化された光導電層20を形成す
る。このエッチング処理はC2ClF5100SCCM,SF6100SCCM,O
220SCCM,RFパワー400W,圧力0.3Torrの条件下で行なう。
このエッチング条件により、タンタル（Ta）膜12′も同
時にエッチングされ、光導電層20と同一パターンのタン
タル（Ta）層12が形成される。また、チタン（Ti）膜1
1′がエッチングストッパとして作用し、該チタン（T
i）膜11′の下層に形成された各層を保護する。この
際、タンタル（Ta）のエッチング速度は水素化アモルフ
ァスシリコンより遅いのでタンタル（Ta）層12のサイド
エッチは生じない。また、このドライエッチング時にお
いて、光導電層20となる水素化アモルファスシリコンに
は、サイドエッチが大きく入るため、レジストを剥離す
る前に再度透明電極30（ITO）のエッチングを行なう。
以上の処理により、透明電極30の周辺裏側からさらにエ
ッチングされて光導電層20と同じサイズの透明電極30が
形成される。
次に、チタン（Ti）膜11′をフォトリソ法により露光，
現像を行ってレジストパターンを形成し、フッ硝酸を用
いたエッチング工程で、パターニングして受光素子Ｐの
金属電極10のチタン（Ti）層11、薄膜トランジスタＴの
バリヤメタル層11b,11cを形成し、その後レジスト剥離
を行なう。受光素子Ｐのチタン（Ti）層11とバリヤメタ
ル層11bとは完全に分離するように形成されている。
現像を行ってレジストパターンを形成し、フッ硝酸を用
いたエッチング工程で、パターニングして受光素子Ｐの
金属電極10のチタン（Ti）層11、薄膜トランジスタＴの
バリヤメタル層11b,11cを形成し、その後レジスト剥離
を行なう。受光素子Ｐのチタン（Ti）層11とバリヤメタ
ル層11bとは完全に分離するように形成されている。
次にHF4とO2の混合ガスでドライエッチングを行なう
と、チタン（チタン層11,バリヤメタル層11b,11c）とSi
Hx（上部絶縁層54）のない部分がエッチングされ、ａ−
Si:H層とn+水素化アモルファスシリコン（n+ａ−Si:H）
のパターンが形成される。これにより、受光素子Ｐのチ
タン層11の下層n+型のａ−Si:H層及びａ−Si:Hが残る。
またこの工程により、オーミックコンタクト層55b,55c
のパターンが形成されてドレイン電極Ｄ及びソース電極
Ｓが形成され、更に半導体活性層53のパターンが形成さ
れる（第１図（ｄ））。
と、チタン（チタン層11,バリヤメタル層11b,11c）とSi
Hx（上部絶縁層54）のない部分がエッチングされ、ａ−
Si:H層とn+水素化アモルファスシリコン（n+ａ−Si:H）
のパターンが形成される。これにより、受光素子Ｐのチ
タン層11の下層n+型のａ−Si:H層及びａ−Si:Hが残る。
またこの工程により、オーミックコンタクト層55b,55c
のパターンが形成されてドレイン電極Ｄ及びソース電極
Ｓが形成され、更に半導体活性層53のパターンが形成さ
れる（第１図（ｄ））。
そして、受光素子Ｐ及び薄膜トランジスタＴ全体を覆う
ようにポリイミド膜60を13000Å程度の厚さで塗布し、1
60℃程度でプリベークを行ってフォトリソエッチング工
程でパターン形成を行い、再度ベーキングする。前記パ
ターニングにより、受光素子Ｐの透明電極30と薄膜トラ
ンジスタＴのドレイン電極Ｄとを接続するためのコンタ
クトホール81及びコンタクトホール82、ソース電極Ｓと
信号配線72とを接続するためのコンタクトホール83をそ
れぞれ形成する。更に、コンタクト部分に残ったポリイ
ミド等を完全に除去するために、O2でプラズマにさらす
Descumを行う。
ようにポリイミド膜60を13000Å程度の厚さで塗布し、1
60℃程度でプリベークを行ってフォトリソエッチング工
程でパターン形成を行い、再度ベーキングする。前記パ
ターニングにより、受光素子Ｐの透明電極30と薄膜トラ
ンジスタＴのドレイン電極Ｄとを接続するためのコンタ
クトホール81及びコンタクトホール82、ソース電極Ｓと
信号配線72とを接続するためのコンタクトホール83をそ
れぞれ形成する。更に、コンタクト部分に残ったポリイ
ミド等を完全に除去するために、O2でプラズマにさらす
Descumを行う。
次に、アルミニウム（Al）をDCマグネトロンスパッタに
よりイメージセンサ全体を覆うように10000Å程度の厚
さで約150℃程度の温度で着膜し、所望のパターンを得
るためにフッ酸、硝酸、リン酸、水の混合液を用いたフ
ォトリソエッチング工程でパターニングしてレジストを
除去する。これにより、透明電極30と薄膜トランジスタ
Ｔとを接続する引き出し配線71及び信号配線72及び電源
供給線73及び薄膜トランジスタの遮光層74をそれぞれ形
成する（第１図（ｅ））。
よりイメージセンサ全体を覆うように10000Å程度の厚
さで約150℃程度の温度で着膜し、所望のパターンを得
るためにフッ酸、硝酸、リン酸、水の混合液を用いたフ
ォトリソエッチング工程でパターニングしてレジストを
除去する。これにより、透明電極30と薄膜トランジスタ
Ｔとを接続する引き出し配線71及び信号配線72及び電源
供給線73及び薄膜トランジスタの遮光層74をそれぞれ形
成する（第１図（ｅ））。
最後に、ポリイミドを３μｍ程度の厚さで塗布し、125
℃程度でプリベークを行ってフォトリソエッチング工程
でパターン形成を行い、再度230℃程度で90分間ベーキ
ングしてパシベーション層（図示せず）を形成する。そ
の後、Descumを行い、不要に残ったポリイミドを取り除
く。
℃程度でプリベークを行ってフォトリソエッチング工程
でパターン形成を行い、再度230℃程度で90分間ベーキ
ングしてパシベーション層（図示せず）を形成する。そ
の後、Descumを行い、不要に残ったポリイミドを取り除
く。
実施例においては、受光素子Ｐとしてショットキー構造
のフォトダイオードを用いたが、pin構造としてもよ
い。また、受光素子Ｐの光導電層20として、ａ−Si:H以
外の他の非晶質材料（例えばａ−SiC,a−SiGe）を使用
してもよい。
のフォトダイオードを用いたが、pin構造としてもよ
い。また、受光素子Ｐの光導電層20として、ａ−Si:H以
外の他の非晶質材料（例えばａ−SiC,a−SiGe）を使用
してもよい。
上記実施例によれば、金属電極をタンタル（Ta）とチタ
ン（Ti）とから成る積層構造としているので、水素化ア
モルファスシリコン（ａ−Si:H）層とチタン（Ti）層と
の界面を無くし、シリサイドの形成を防止することがで
きる。また、チタン（Ti）の上面が合金化されることに
より、耐エッチング性を向上させることができる。
ン（Ti）とから成る積層構造としているので、水素化ア
モルファスシリコン（ａ−Si:H）層とチタン（Ti）層と
の界面を無くし、シリサイドの形成を防止することがで
きる。また、チタン（Ti）の上面が合金化されることに
より、耐エッチング性を向上させることができる。
（発明の効果） 本発明によれば、金属電極の光導電層側にタンタル（T
a）若しくはタングステン（Ｗ）から成る層を形成する
ことにより、光導電層との界面においてシリサイドの形
成を防止して、エッチングにより光導電層をパターニン
グする際にチタン（Ti）を良好なエッチングストッパと
して作用させ、チタン（Ti）の下層に形成される薄膜ト
ランジスタを構成する薄膜層を保護し、半導体装置の歩
留りの向上を図ることができる。
a）若しくはタングステン（Ｗ）から成る層を形成する
ことにより、光導電層との界面においてシリサイドの形
成を防止して、エッチングにより光導電層をパターニン
グする際にチタン（Ti）を良好なエッチングストッパと
して作用させ、チタン（Ti）の下層に形成される薄膜ト
ランジスタを構成する薄膜層を保護し、半導体装置の歩
留りの向上を図ることができる。
また、耐電触性の高いチタン（Ti）を受光素子の金属電
極として使用したので、信頼性の高い半導体装置を得る
ことができる。
極として使用したので、信頼性の高い半導体装置を得る
ことができる。
第１図（ａ）乃至（ｅ）は本発明の一実施例に係るイメ
ージセンサの製造プロセスを示す断面説明図、第２図
（ａ）乃至（ｄ）は従来のイメージセンサの製造プロセ
スを示す断面説明図、第３図はマトリックス駆動型イメ
ージセンサの等価回路図である。 10……金属電極 11……チタン（Ti）層 12……タンタル（Ta）層 20……光導電層 30……透明電極 40……ガラス基板 Ｐ……受光素子 Ｔ……薄膜トランジスタ
ージセンサの製造プロセスを示す断面説明図、第２図
（ａ）乃至（ｄ）は従来のイメージセンサの製造プロセ
スを示す断面説明図、第３図はマトリックス駆動型イメ
ージセンサの等価回路図である。 10……金属電極 11……チタン（Ti）層 12……タンタル（Ta）層 20……光導電層 30……透明電極 40……ガラス基板 Ｐ……受光素子 Ｔ……薄膜トランジスタ
Claims (1)
- 【請求項１】受光素子と薄膜トランジスタとを同一基板
上に形成し、前記受光素子は光導電層を透明電極と金属
電極とで挟んだ構成の半導体装置において、 前記金属電極を２つの異なる金属層から成る積層構造と
し、光導電層側の上部金属層をタンタル（Ta）若しくは
タングステン（Ｗ）で形成し、他方側の下部金属層をチ
タン（Ti）で形成し、 前記薄膜トランジスタのソース・ドレイン電極は、前記
下部金属層（Ti層）と同一層によって形成される ことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277812A JPH0787243B2 (ja) | 1990-10-18 | 1990-10-18 | 半導体装置 |
| US07/775,604 US5216491A (en) | 1990-10-18 | 1991-10-15 | Semiconductor photoconductive device with laminated refractory metal electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277812A JPH0787243B2 (ja) | 1990-10-18 | 1990-10-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154165A JPH04154165A (ja) | 1992-05-27 |
| JPH0787243B2 true JPH0787243B2 (ja) | 1995-09-20 |
Family
ID=17588612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277812A Expired - Fee Related JPH0787243B2 (ja) | 1990-10-18 | 1990-10-18 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5216491A (ja) |
| JP (1) | JPH0787243B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399884A (en) * | 1993-11-10 | 1995-03-21 | General Electric Company | Radiation imager with single passivation dielectric for transistor and diode |
| JPH089219A (ja) | 1994-06-17 | 1996-01-12 | Canon Inc | カメラ |
| JPH08265630A (ja) | 1995-03-27 | 1996-10-11 | Canon Inc | 撮像装置 |
| JP3561084B2 (ja) * | 1995-07-24 | 2004-09-02 | シャープ株式会社 | 回路内蔵受光素子、電子部品、光ピックアップ装置および回路内蔵受光素子の製造方法 |
| US5646426A (en) * | 1995-12-12 | 1997-07-08 | Santa Barbara Research Center | Contact metal diffusion barrier for semiconductor devices |
| JP4127416B2 (ja) * | 1997-07-16 | 2008-07-30 | 株式会社半導体エネルギー研究所 | 光センサ、光センサの作製方法、リニアイメージセンサ及びエリアセンサ |
| US6787808B1 (en) * | 1997-07-16 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Optical sensor |
| US6023081A (en) * | 1997-11-14 | 2000-02-08 | Motorola, Inc. | Semiconductor image sensor |
| US6936859B1 (en) | 1998-05-13 | 2005-08-30 | Toyoda Gosei Co., Ltd. | Light-emitting semiconductor device using group III nitride compound |
| JP2000022162A (ja) * | 1998-07-06 | 2000-01-21 | Advanced Display Inc | 液晶表示装置の製法 |
| JP4314043B2 (ja) | 2003-03-10 | 2009-08-12 | キヤノン株式会社 | 撮像装置 |
| US20050287746A1 (en) * | 2004-06-24 | 2005-12-29 | Metz Matthew V | Facilitating removal of sacrificial layers to form replacement metal gates |
| US7492028B2 (en) * | 2005-02-18 | 2009-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device and manufacturing method of the same, and a semiconductor device |
| TWI596793B (zh) * | 2015-11-17 | 2017-08-21 | 友達光電股份有限公司 | 光感測裝置及其製造方法 |
| TWI689090B (zh) | 2018-05-29 | 2020-03-21 | 友達光電股份有限公司 | 感光元件及其製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4082568A (en) * | 1977-05-10 | 1978-04-04 | Joseph Lindmayer | Solar cell with multiple-metal contacts |
| US4366336A (en) * | 1980-10-16 | 1982-12-28 | Chevron Research Company | Age and heat stabilized photovoltaic cells |
| JPS6181661A (ja) * | 1984-09-28 | 1986-04-25 | Tokyo Electric Co Ltd | 光導電素子 |
| JPS639358A (ja) * | 1986-06-30 | 1988-01-16 | Fuji Xerox Co Ltd | 原稿読取装置 |
| JPH02155271A (ja) * | 1988-12-07 | 1990-06-14 | Toshiba Corp | 半導体装置 |
| JPH02159762A (ja) * | 1988-12-14 | 1990-06-19 | Oki Electric Ind Co Ltd | 受光素子の製造方法 |
-
1990
- 1990-10-18 JP JP2277812A patent/JPH0787243B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-15 US US07/775,604 patent/US5216491A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5216491A (en) | 1993-06-01 |
| JPH04154165A (ja) | 1992-05-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |