JPH0784946A

JPH0784946A - データ転送方式

Info

Publication number: JPH0784946A
Application number: JP5232827A
Authority: JP
Inventors: Toshio Doi; 俊雄土井; Takehisa Hayashi; 林　　剛久; Tetsuo Nakano; 哲夫中野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-20
Filing date: 1993-09-20
Publication date: 1995-03-31
Anticipated expiration: 2019-01-19
Also published as: US5737589A; JP3489147B2; US5870594A

Abstract

(57)【要約】【目的】 LSI間でデータ転送をする際にラッチのクロ
ックタイミングの最適位置からのずれを検出し、タイミ
ングを修正することにより常に最適位置でラッチするこ
とを可能とする。【構成】装置の動作開始時及び通常動作時の両方でク
ロッタイミングの最適位置からのずれをタイミング誤差
検出部１０６で検出可能とし、これを用いてクロック生
成部１０７にフィードバックをかけることにより、クロ
ックタイミングの最適化を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速LSIシステムに係
り、特にメモリ制御、入出力制御等の機能を持つ周辺LS
Iやメモリチップ等を外付けしたコンピュータ用プロセ
ッサLSIシステムの高速のデータ転送方式に係る。

【０００２】

【従来の技術】高性能コンピュータを実現するにはプロ
セッサLSIの高速化とともにコンピュータを構成するLSI
間のデータ転送高速化が重要である。この転送高速化の
技術の一つとして、転送遅延時間より短いサイクルでデ
ータを送るという方法が知られている。例えば特開昭62
-204359「同期式データ転送方式」では上記転送方式を
実現するためのクロック信号生成方法が開示されてい
る。また特開平2-226316「半導体装置」では別のクロッ
ク信号生成方法が開示されている。なお同様の目的の他
の公知例としては特開昭62-263561、特開昭63-68959、
特開平2-201567、特開平3-257650、特開平4-84354等が
挙げられる。

【０００３】

【発明が解決しようとする課題】一般に伝播遅延時間ば
らつきの要因は、(1)LSIや基板、コネクタ等の部品の性
能ばらつきに起因する装置毎のばらつき、(2)装置の動
作中にLSI内の温度、周囲温度や電源電圧等の動作環境
が変動することに起因する遅延時間の時間的変動、の２
種類に分類でき、伝播遅延時間ばらつきの量は両者の合
計となる。

【０００４】特開昭62-204359の例ではクロック信号の
タイミングが固定されているためLSI、基板等の製造ば
らつきや温度、電圧変動に伴う遅延時間の変化により動
作マージンが減少し、場合によっては誤動作のおそれが
ある。誤動作を避けるためにはこれらの変動分を見込ん
だ設計を行う必要があり、動作マージン確保のために動
作周波数を下げる等の対策が必要であるが、これは性能
の低下を招く場合がある。一方、特開平2-226316の例で
はクロック信号のタイミングの適否を判定する手段を持
ち、これにより装置毎のばらつきを吸収しているが、タ
イミングの判定のためには特殊なデータパターンを転送
する必要があるため通常動作時には適用できず、動作中
の温度、電圧変動に伴うばらつきを吸収することは困難
である。

【０００５】本発明の目的は、伝播遅延時間がばらつく
要因である、(1)装置毎のばらつき、(2)装置の動作中の
変動の要因、に対応してクロックタイミングの最適化を
行なうことにある。

【０００６】

【課題を解決するための手段】上記課題を解決するため
本発明では装置の動作開始時及び通常動作時の両方でク
ロックタイミングの最適位置からのずれを検出可能と
し、これを用いてクロック生成部にフィードバックをか
けることにより、クロックタイミングの最適化を行う。

【０００７】

【作用】LSI、基板等の製造ばらつきに起因する遅延時
間ばらつきに対しては、装置の動作開始時にクロックの
タイミングを最適位置とすることにより吸収する。また
通常動作中の温度、電圧変動に伴う遅延時間変動に対し
ては、通常動作時にクロックタイミングの最適位置から
のずれを検出し、タイミングを修正することにより吸収
する。前者で製造ばらつきに起因するタイミングのずれ
を吸収することにより製品の歩留り向上および製造時の
無調整化を図ることができるので、製造コストを低減で
きる。また後者で動作中の変動に伴うタイミングのずれ
を吸収できるので従来の技術に比較して動作マージンを
減らした設計が可能となり、マージン確保のため動作周
波数を下げる必要がなく高速化を図ることができる。

【０００８】

【実施例】以下、本発明の実施例を説明する。図１は本
発明をLSIチップ間のデータ転送に適用した例であり、
１０１はデータ送信チップ、１０２はデータ受信チッ
プ、１０３はデータ転送線路、１０４はデータ出力ラッ
チ、１０５はデータ受信ラッチ、１０６はタイミング誤
差検出部、１０７はクロック生成部、１０８は基準クロ
ック発生部、１０９は制御部、１１０はデータ送信部、
１１１はセレクタ、１１２は調整信号発生部、１１３は
データ受信部、１１４は出力バッファ回路、１１５は入
力バッファ回路、１１６はデータ出力ラッチ１０４の出
力端子、１１７はデータ受信ラッチ１０５の入力端子、
１１８はデータ受信ラッチ１０５のクロック入力端子、
１１９は基準クロック発生部１０８のデータ送信チップ
１０１への出力端子、１２０は基準クロック発生部１０
８のデータ受信チップ１０２への出力端子、１２１はセ
レクタ１１１のデータ出力ラッチ１０４への出力端子、
１２２はデータ受信ラッチ１０５の出力端子、１２３は
タイミング誤差検出部１０６の誤差検出信号である。

【０００９】図１の実施例において通常動作ではデータ
送信チップ１０１内部のデータ送信部１１０からデータ
受信チップ１０２内部のデータ受信部１１３へのデータ
転送を行うが、その経路は次の通りである。まずセレク
タ１１１でデータ送信部１１０を選択し、データは出力
端子１２１を通ってデータ出力ラッチ１０４に入力され
る。データ出力ラッチ１０４では出力端子１１９から入
力されるクロック信号に従って信号をラッチし出力端子
１１６に出力する。出力端子１１６の信号は出力バッフ
ァ回路１１４を介してデータ転送線路１０３に出力さ
れ、入力バッファ回路１１５に到達する。信号は入力バ
ッファ回路１１５でバッファリングされ入力端子１１７
を通ってデータ受信ラッチ１０５に入力される。入力端
子１１７の信号はデータ受信ラッチ１０５でクロック入
力端子１１８のクロック信号に従いサンプリングされ出
力端子１２２を介してデータ受信部１１３に届く。

【００１０】また図２は図１と対比されるべき従来例を
示したものであり、１０１、１０２、１０３、１０４、
１０５、１０８、１１０、１１３、１１４、１１５、１
１６、１１７、１１８、１１９、１２０は図１中の同一
番号の物に対応し、８０１は遅延回路である。図２の例
では図１と同様にデータ送信チップ１０１内部のデータ
送信部１１０からデータ受信チップ１０２内部のデータ
受信部１１３へのデータ転送を行う。

【００１１】図３は図２の動作波形の一例を示したもの
であり、１１９、１１６、１１７、１１８は図３中の同
一番号箇所での波形を示している。またＴ２０１はクロ
ック周期、Ｔ２０２は遅延回路８０１の伝播遅延時間、
Ｔ２０３はラッチ１０５のセットアップ時間、Ｔ２０４
はデータ受信ラッチ１０５のホールド時間である。Ｔ２
０５はデータ送信ラッチ１０４-データ受信ラッチ１０
５間の伝播遅延時間の最小値、Ｔ２０６はデータ送信ラ
ッチ１０４-１０５データ受信ラッチ間の伝播遅延時間
の最大値である。データ受信ラッチ１０５のクロック入
力端子１１８のクロック信号は遅延回路８０１で出力端
子１２０のクロック信号をＴ２０２だけ遅延させること
により生成する。上記伝播遅延時間がＴ２０５の場合、
入力端子１１７の信号波形は図３の１１７(a)となる。
また上記伝播遅延時間がＴ２０６の場合、入力端子１１
７の信号波形は１１７(b)となる。従って上記伝播遅延
時間の如何に関わらずデータをデータ受信ラッチ１０５
に取り込めるのは信号１１７(c)に示された期間のみと
なる。ここでＴ２０１からＴ２０６について次式が成立
する。

【００１２】

【数１】

【００１３】一方、データ受信ラッチ１０５が正常動作
するためにはラッチの回路性能から決まるセットアップ
時間ＴＳ及びホールド時間ＴＨを確保する必要があるた
め次式が成立する。

【００１４】

【数２】

【００１５】

【数３】

【００１６】（数１）、（数２）、（数３）に加え遅延
回路８０１の動作マージンＴＭ（このマージンは遅延回
路８０１の実際の遅延時間の設計値からのずれ、クロッ
クスキュー等を含む）を考慮すると次式が成立する。

【００１７】

【数４】

【００１８】ここでＴＳ、ＴＨ、ＴＭは回路特性等によ
り決まる値であり、また（Ｔ２０６−Ｔ２０５）はデー
タ送信ラッチ１０４-１０５データ受信ラッチ間の伝播
遅延時間ばらつきの値であるため削減には限界があり、
（数４）が満足されていない場合はＴ２０１を増加させ
る必要があるが、これは装置の性能を招くこととなる。

【００１９】これに対し図１に示した本発明の実施例で
はデータ転送線路１０３の伝播遅延時間のばらつき及び
変動が生じても常にデータ受信ラッチ１０５のクロック
タイミングが最適位置となる様に制御する。図４は図１
の動作波形の一例を示したものであり、Ｔ１００１はデ
ータ受信ラッチ１０５のセットアップ時間、Ｔ１００２
はデータ受信ラッチ１０５のホールド時間、１１８(a)
は１１７(a)の信号をラッチする際のクロック信号、１
１８(b)は１１７(a)の信号をラッチする際のクロック信
号、Ｔ１００３は出力端子１１９のクロック信号とクロ
ック信号１１８(a)の位相差、Ｔ１００４は出力端子１
１９のクロック信号とクロック信号１１８(b)の位相差
である。本発明はデータ転送線路１０３の遅延時間がＴ
２０５からＴ２０６まで変化するのに対応して、出力端
子１１９のクロック信号とクロック入力端子１１８のク
ロック信号の位相差をＴ１００３からＴ１００４まで変
えて追従することによりデータ受信ラッチ１０５が常に
最適なタイミングで入力信号のサンプリングを行うこと
を可能にするものである。まず、この様にサンプリング
のタイミングを最適化することの効果について述べる。

【００２０】図３でＴ２０１、Ｔ１００１、Ｔ１００２
について次の式が成立する。

【００２１】

【数５】

【００２２】また、データ受信ラッチ１０５が正常動作
するためにはＴＳ及びＴＨを確保する必要があるため次
式が成立する。

【００２３】

【数６】

【００２４】

【数７】

【００２５】以上に加え、動作マージンＴＭを考慮する
と次式が成立する。

【００２６】

【数８】

【００２７】（数４）と（数８）を比較するとＴＳ、Ｔ
Ｈ、ＴＭが等しい場合には後者は前者に対し（T２０６
−T２０５）だけＴ２０１を削減出来、データ転送のス
ループット向上が可能となる。また両者でＴ２０１を等
しくした場合には後者は前者に対し動作マージンＴＭを
大きく設定出来るので、動作の安定性の向上、歩留り向
上等を図ることが出来る。次に、図１に示した本発明の
実施例に於てサンプリングのタイミングを伝播遅延時間
のばらつきに追従させる際の動作について説明する。

【００２８】先に述べたように伝播遅延時間のばらつき
の要因は(1)部品の性能ばらつきに起因する装置毎のば
らつき、(2)個々の装置が動作中にLSI内の温度、周囲温
度や電源電圧等が変動することに起因する遅延時間の変
化の２種に分類することが出来る。

【００２９】まず前者の要因に対する動作の説明を図１
及び同図の動作波形の例を示す図５を用いて行う。制御
部１０９の指示によりセレクタ１１１は調整信号発生部
１１２を選択する。調整信号発生部１１２の信号は出力
端子１２１を通りデータ出力ラッチ１０４に入力され出
力端子１１６、出力バッファ回路１１４、データ転送線
路１０３、入力バッファ回路１１５、入力端子１１７を
通ってデータ受信ラッチ１０５でサンプリングされる。
サンプリングされた信号は従来例と同様にデータ受信部
１１３に届き更にタイミング誤差検出部１０６にも入力
される。タイミング誤差検出部１０６でサンプリングの
タイミングの最適点からの誤差を検出し、その結果は誤
差検出信号１２３としてクロック生成部１０７に入力さ
れる。クロック生成部１０７では基準クロック発生部１
０８からの信号を元にデータ受信ラッチ１０５のクロッ
ク信号を発生しているが、このタイミングを誤差検出信
号１２３に依り修正することによりデータ受信ラッチ１
０５のサンプリングのタイミングを最適点に設定する。
ここで重要なことはタイミング誤差検出部１０６の入力
として、実際のデータをサンプリングするデータ受信ラ
ッチ１０５の出力を用いていることであり、これにより
タイミングを正確に設定することが可能となる。図５で
は上記動作中の波形の例が示されており、Ｔ３０１はセ
ットアップ時間、Ｔ３０２はホールド時間、Ｔ３０３、
Ｔ３０４、Ｔ３０５は出力端子１１９のクロック信号と
クロック入力端子１１８のクロック信号の位相差であ
る。なお同図中で(a)、(b)は図４中の(a)、(b)に対応す
る。

【００３０】この実施例では調整信号発生部１１２の出
力信号をクロック周期Ｔ２０１と同じ周期で反転させ、
これにより出力信号１１６にＴ２０１毎に反転する信号
を出力させる。この状態でデータ受信ラッチ１０５でラ
ッチしながらクロック生成部１０７の遅延時間を変化さ
せ、クロック毎に反転するデータがサンプリングされれ
ばタイミングが最適点に設定されたことになる。ただし
ここでＴ３０４がＴ２０１より長いため出力端子１１９
のクロック信号と入力端子１１７の信号の位相差として
Ｔ３０４ではなく誤ってＴ３０５が設定されてしまう可
能性があるが、これを防止する必要がある場合は例えば
図６に示す様な方法を採ればよい。

【００３１】図６に於てＴ４０１は１１２の出力信号周
期、４０２、４０３は出力端子１２０で抑制された信号
波形である。図６の実施例では基準クロック発生部１０
８に於て４０２、４０３を抑制した信号を出力端子１２
０に送出する一方出力端子１１９にはこの様な抑制を行
わないことにより両者に異なるクロック信号を送出し、
更に周期Ｔ４０１はＴ３０４より長く設定する。この状
態でラッチ１０５でハイレベルをサンプリングするよう
にＴ３０４を設定することによりクロック生成部１０７
の設定が完了する。

【００３２】次に装置動作中の遅延時間変化に対して追
従動作を行うための本発明の実施例について説明する。
図７は図１中のタイミング誤差検出部１０６及びクロッ
ク生成部１０７の構成の一例を示したものであり、５０
１、５０２は誤差検出用ラッチ、５０３、５０４、５０
５は同期化回路、５０６、５０７はＥＯＲ（排他的論理
和）回路、５０８は誤差判定回路、５０９は１０２内の
クロック源、５１０は可変遅延回路、５１１、５１２は
遅延回路、５１３、５１４はそれぞれＥＯＲ回路５０６
及び５０７の出力端子、５１５、５１６はそれぞれ誤差
検出用ラッチ５０１及び５０２のクロック入力端子であ
る。

【００３３】図７の実施例に於て遅延回路５１１、５１
２の伝播遅延時間は固定されているが、可変遅延回路５
１０の遅延時間は誤差検出信号１２３に従って可変であ
る。クロック生成部１０７の構成からデータ受信ラッチ
１０５、誤差検出用ラッチ５０１、５０２の各ラッチの
クロックは常にクロック入力端子５１５、１１８、５１
６の順に立ち上がる。

【００３４】図８はこれらのクロック信号と入力端子１
１７の信号と入力端子の時間的な関係とＥＯＲ回路５０
６、５０７の出力との関係を示したものである。まず可
変遅延回路５１０の遅延時間の設定が適正である場合は
誤差検出用ラッチ５０１、データ受信ラッチ１０５、誤
差検出用ラッチ５０２のいずれの出力もハイレベル
（Ｈ）となるのでＥＯＲ回路５０６と５０７の出力はい
ずれもローレベル（Ｌ）となる。次に可変遅延回路５１
０の遅延時間が不足である場合は誤差検出用ラッチ５０
１の出力がＬ、データ受信ラッチ１０５と誤差検出用ラ
ッチ５０２の出力がＨとなりＥＯＲ回路５０６の出力は
Ｈ、ＥＯＲ回路５０７の出力はＬとなるので、この結果
から可変遅延回路５１０の遅延時間を増加させることに
より遅延時間を適正な値に修正することが可能である。
逆に可変遅延回路５１０の遅延時間が過大である場合は
ＥＯＲ回路５０６の出力はＬ、ＥＯＲ回路５０７の出力
はＨとなるので、この結果から可変遅延回路５１０の遅
延時間を減少させることにより遅延時間を適正な値に修
正することが可能である。なお、図８の例でクロック入
力端子５１５と５１６の位相差は入力端子１１７のパル
ス幅（Ｔ３０１とＴ３０２の合計）より小さく設定され
ており、またクロック入力端子５１５と１１８の位相差
データ受信はラッチ１０５のセットアップ時間ＴＳより
大きく設定されており、更にクロック入力端子１１８と
５１６の位相差はデータ受信ラッチ１０５のホールド時
間ＴＨより大きく設定されているものとする。なお、こ
の実施例で重要なことは実際にデータをサンプリングす
るデータ受信ラッチ１０５の出力が誤差検出に使われて
いることであり、これにより追従動作を正確に行うこと
が可能となる。また図７中の同期化回路５０３、５０
４、５０５はデータ受信ラッチ１０５、誤差検出用ラッ
チ５０１、５０２の出力をクロック源５０９のクロック
に従って同期化を行うことによりラッチのメタステーブ
ル動作に起因する誤動作を防止し、誤差判定回路５０８
の動作を安定させるために挿入されているものであり、
本発明を実施するに当たって必須のものではなく、例え
ば誤差判定回路５０８の時定数を適当に設定する等の方
法を採ることによりこれらの同期化回路を省くことが可
能である。

【００３５】先に述べたように遅延時間のばらつきの要
因には、(1)装置毎のばらつき、(2)動作中の動作環境変
動による遅延時間変化、の２種がある。本発明では前者
に対しては装置の動作開始時に特定のデータを転送し、
それを用いてクロックのタイミングを修正する。また後
者に対しては通常動作時にクロックタイミングの最適位
置からのずれを検出し、修正する。この様に本発明では
２種の動作モードがあり、それぞれ次の様な特質があ
る。

【００３６】(1)前者ではばらつきの範囲が大きく、ま
た装置の動作開始時に行うのでタイミング修正を短時間
で完了する必要がある。このため誤差検出結果に基づく
フィードバックループの時定数を短く設定することが望
ましい。

【００３７】(2)後者では通常動作時に行うため誤動作
を避ける必要があるが、一方ばらつきの要因が温度、電
圧等の変化であるので変動は時間的にゆるやかである。
このため上記時定数を長く設定することが望ましい。

【００３８】この２種の条件を満足するため誤差判定回
路５０８の時定数を可変とした実施例を図９に示す。図
９で９０１はアップダウンカウンタ、９０２は比較器、
９０３は制御部、９０４はセレクタであり、アップダウ
ンカウンタ９０１にはＥＯＲ回路５０６、５０７の出力
端子５１３、５１４が接続されタイミング誤差検出結果
に応じてアップカウント又はダウンカウントされる。ア
ップダウンカウンタ９０１の出力とセレクタ９０４の出
力を比較器９０２で比較し、前者の絶対値が後者を越え
た場合は、その旨を誤差検出信号１２３に出力し、これ
を用いてタイミングの修正を行う構成となっており、セ
レクタ９０４の出力の値を変化させることにより誤差判
定回路の時定数を変更出来る。図９を誤差判定回路に用
いた本発明の実施例では、まず動作開始時に制御部９０
３の制御によりアップダウンカウンタ９０１をリセット
し、セレクタ９０４で「起動時の閾値」を選択する。比
較器９０２ではアツプダウンカウンタ９０１の出力を
「起動時の閾値」と比較し、その結果を誤差検出信号１
２３に出力する。一方通常動作時にはセレクタ９０４で
「通常動作時の閾値」を選択し、比較器９０２に入力す
る。これにより起動時、通常時それぞれに対し最適な時
定数を独立に設定可能となる。

【００３９】以上の実施例ではLSI間のデータ転送に本
発明を適用したが、図１０はメモリLSIを外付けしたプ
ロセッサLSIに本発明を適用した例であり、６０１はプ
ロセッサLSI、６０３はメモリLSI、６０４はアドレス出
力ラッチ、６０５はデータ入力ラッチ、６０６はタイミ
ング誤差検出部、６０７はクロック生成部、６０８は基
準クロック発生部、６０９は制御部、６１０はアドレス
生成部、６１３はデータ受信部、６１４はアドレス出力
バッファ回路、６１５はデータ入力バッファ回路であ
る。なお、この実施例ではメモリの書込動作に関する部
分は省略されている。同実施例でメモリを読み出すに
は、まずアドレス生成部６１０で読み出すアドレスを生
成し、それをアドレス出力ラッチ６０４でラッチしアド
レス出力バッファ回路６１４を介してメモリLSI６０３
に送る。メモリLSI６０３ではアドレスに応じてデータ
を読みだしデータ入力バッファ回路６１５を介してデー
タ入力ラッチ６０５で取り込まれ、データ受信部６１３
に送られる。アドレス出力ラッチ６０４からデータ入力
ラッチ６０５までの経路が図１のデータ転送線路１０３
に相当し、メモリLSI６０３のアクセス時間がデータ転
送線路１０３の伝播遅延時間に相当する。また６０６、
６０７、６０８、６０９がそれぞれ図１の１０６、１０
７、１０８、１０９に相当する。

【００４０】図１０の実施例に於ても本発明の動作は装
置の動作開始時と通常動作時との２種のモードがある。
この内後者は図１、図７の実施例と同様であるが後者に
関しては図１のように調整信号発生部１１２を用いてデ
ータを発生するのは不可能であるため、構成が異なって
いる。図１０の実施例で装置の動作開始時にタイミング
修正を行う方法の例を示したのが図１１である。

【００４１】図１１の実施例ではまずアドレス生成部６
１０で０番地のアドレスを生成し０番地にデータ’０’
を書き込む。次にアドレス生成部６１０で１番地のアド
レスを生成しデータ’１’を書き込む。その後、０番地
と１番地を交互にアドレス生成部６１０で生成してメモ
リLSI６０３を読み出すことにより１サイクルごとに反
転するデータがデータ入力ラッチ６０５に入力されるの
で、図５の実施例に相当する動作を実現出来、これを用
いてタイミングの修正を行うことが出来る。なお一般に
計算機に於ては動作開始時にメモリチェックを行うた
め、図１１に示した方法を用いても新たに必要となるソ
フトウェア、ハードウェアは少なく、実施に当たって障
害とはならない。

【００４２】以上、述べた様に本発明の実施例では、
(1)装置毎のばらつき、(2)装置の動作中の変動、の両方
の要因による遅延時間のばらつきに対応出来る。また、
クロックタイミングの最適位置からのずれをデータのサ
ンプリングに用いるラッチそのものの出力から検出出来
るので、高精度な対応が可能となっている。

【００４３】なお、上記実施例の説明でラッチはエッジ
トリガ型のものを用いたが、レベルセンス型のラッチで
データをサンプリングする構成のLSIに対してもその効
果を失わずに本発明を適用することが出来るのは明らか
である。

【００４４】

【発明の効果】本発明によれば、(1)装置毎のばらつ
き、(2)装置の動作中の変動、の両方の要因による遅延
時間のばらつきに対応してラッチのクロックを修正し、
タイミングを最適位置に設定出来るという効果がある。
また、クロックタイミングの最適位置からのずれをデー
タのサンプリングに用いるラッチそのものの出力から検
出出来るので、高精度な修正が可能という効果がある。
更にこれらの効果から製品の歩留り向上、製造時の無調
整化、マージン削減による高速化という効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図。

【図２】従来例を示す図。

【図３】従来例の波形を示す図。

【図４】本発明の実施例の波形を示す図。

【図５】本発明の実施例の波形示す図。

【図６】本発明の実施例を示す図。

【図７】図１中の一部分の構成例を示す図。

【図８】クロック信号と入力端子の信号との時間的な関
係とＥＯＲ回路、出力との関係を示す図。

【図９】図１中の一部分の構成例を示す図。

【図１０】本発明の別の実施例を示す図。

【図１１】本発明を実施するためのフローチャートの例
を示す図。

【符号の説明】

１０１…データ送信チップ、１０２…データ受信チッ
プ、１０３…データ転送線路、１０４…データ出力ラッ
チ、１０５…データ受信ラッチ、１０６…タイミング誤
差検出部、１０７…クロック生成部、１０８…基準クロ
ック発生部、１０９…制御部、１１０…データ送信部、
１１１…セレクタ、１１２…調整信号発生部、１１３…
データ受信部、１１４…出力バッファ回路、１１５…入
力バッファ回路、１１６…出力端子、１１７…入力端
子、１１８…クロック入力端子、１１９…出力端子、１
２０…出力端子、１２１…出力端子、１２２…出力端
子、１２３…誤差検出信号、Ｔ２０１…クロック周期、
Ｔ２０２…伝播遅延時間、Ｔ２０３…セットアップ時
間、Ｔ２０４…ホールド時間、Ｔ３０１…セットアップ
時間、Ｔ３０２…ホールド時間、Ｔ３０３、Ｔ３０４、
Ｔ３０５…位相差、Ｔ４０１…出力信号周期、４０２、
４０３…抑制された信号波形、５０１、５０２…誤差検
出用ラッチ、５０３、５０４、５０５…同期化回路、５
０６、５０７…排他的論理和回路、５０８…誤差判定回
路、５０９…クロック源、５１０…可変遅延回路、５１
１、５１２…遅延回路、５１３、５１４…出力端子、５
１５、５１６…クロック入力端子、６０１…プロセッサ
LSI、６０３…メモリLSI、６０４…アドレス出力ラッ
チ、６０５…データ入力ラッチ、６０６…タイミング誤
差検出部、６０７…クロック精製部、６０８…基準クロ
ック発生部、６０９…制御部、６１０…アドレス生成
部、６１３…データ受信部、６１４…アドレス出力バッ
ファ回路、６１５…データ入力バッファ回路、８０１…
遅延回路、９０１…アップダウンカウンタ、９０２…比
較器、９０３…制御部、９０４…セレクタ、Ｔ１００１
…セットアップ時間、Ｔ１００２…ホールド時間、Ｔ１
００３、Ｔ１００４…位相差。

Claims

【特許請求の範囲】

【請求項１】基準クロック信号を供給する基準クロック
発生手段と、上記基準クロック信号に基づき、送信する
データをラッチする第１のラッチを含む第１の装置と、
上記基準クロック信号に基づき、上記第１の装置から送
信されたデータを装置内部で発生したサンプリングクロ
ックにてラッチする第２のラッチを含む第２の装置とを
備え、上記第１の装置と上記第２の装置との間のデータ
転送を、上記第１及び第２のラッチ間の伝播遅延時間よ
り短く設定されたサイクルタイムで行うシステムであっ
て、初期設定動作時に、上記第１の装置から特定のデータを
送信し、送信された特定のデータを用いて上記第２の装
置の上記第２のラッチのサンプリングクロック発生に関
わる設定を行う手段を上記第２の装置に設けたことを特
徴とするデータ転送方式。
【請求項２】請求項１記載において、初期設定動作時
に、上記第１の装置から送信する特定のデータの周期を
上記サイクルタイムより長く設定したことを特徴とする
データ転送方式。
【請求項３】請求項１記載において、初期設定動作時
に、上記基準クロック発生手段から上記第１の装置に供
給する基準クロック信号と、上記基準クロック発生手段
から上記第２の装置に供給する基準クロック信号とが異
なることを特徴とするデータ転送方式。
【請求項４】基準クロック信号を供給する基準クロック
発生手段と、上記基準クロック信号に基づき、送信する
データをラッチする第１のラッチを含む第１の装置と、
上記基準クロック信号に基づき、上記第１の装置から送
信されたデータを装置内部で発生したサンプリングクロ
ックにてラッチする第２のラッチを含む第２の装置とを
備え、上記第１の装置と上記第２の装置との間のデータ
転送を、上記第１及び第２のラッチ間の伝播遅延時間よ
り短く設定されたサイクルタイムで行うシステムであっ
て、通常動作時に、上記第１の装置から送信され上記第２の
装置の第２のラッチが受信したデータに基づいて、上記
第２のラッチのサンプリングクロックの最適点からの誤
差を検出し、検出した誤差を用いて上記第２のラッチの
サンプリングクロック発生に関わる設定を変更する手段
を上記第２の装置に設けたことを特徴とするデータ転送
方式。
【請求項５】基準クロック信号を供給する基準クロック
発生手段と、上記基準クロック信号に基づき、送信する
データをラッチする第１のラッチを含む第１の装置と、
送信されたデータを転送するデータ転送路と、上記基準
クロック信号に基づき、受信したデータを装置内部で発
生したサンプリングクロックにてラッチする第２のラッ
チを含む第２の装置とを備え、上記第１の装置と上記第
２の装置との間のデータ転送を、上記第１及び第２のラ
ッチ間の伝播遅延時間より短く設定されたサイクルタイ
ムで行うシステムであって、上記第１の装置及び上記第２の装置に制御信号を供給す
る制御手段を備え、上記第１の装置は、上記制御信号による初期設定動作時
に、特定のデータを供給するための調整信号発生手段を
備え、上記第２の装置は、初期設定動作時には上記第２のラッ
チが受信した上記特定データに基づいて、通常動作時に
は上記第２のラッチが受信した通常動作のデータに基づ
いて上記第２のラッチのサンプリングクロックの最適点
からの誤差を検出するタイミング誤差調整手段と、上記
制御信号による初期設定動作時または通常設定時に、検
出した誤差を用いて上記第２のラッチのサンプリングク
ロックを調整するクロック生成手段を備えたことを特徴
とするデータ転送方式。
【請求項６】請求項５記載において、初期設定動作時
に、上記第１の装置から送信する特定のデータの周期を
上記サイクルタイムより長く設定したことを特徴とする
データ転送方式。
【請求項７】請求項５記載において、初期設定動作時
に、上記基準クロック発生手段から上記第１の装置に供
給する基準クロック信号と、上記基準クロック発生手段
から上記第２の装置に供給する基準クロック信号とが異
なることを特徴とするデータ転送方式。
【請求項８】請求項５記載において、上記第２の装置に
おけるサンプリングクロックの調整のためのフィードバ
ックループの時定数が、初期設定動作時と通常動作時と
で異なることを特徴とするデータ転送方式。
【請求項９】メモリチップと、上記メモリチップにアド
レスを出力するためのアドレス出力ラッチと上記メモリ
チップから読みだしたデータを取り込むためのデータ入
力ラッチを含むプロセッサチップとを備え、上記プロセ
ッサチップのアドレス出力のサイクルタイムは上記アド
レス出力ラッチがアドレスを出力してから上記データ入
力ラッチがデータを取り込むまでの時間より短く設定さ
れたシステムであって、初期設定動作時に上記メモリ
チップに特定のデータを書き込み、引き続いてこれを読
み出すことにより上記データ入力ラッチのサンプリング
クロック発生に関わる上記プロセッサチップ内の設定を
行う手段を備えたことを特徴とするデータ転送方式。
【請求項１０】メモリチップと、上記メモリチップにア
ドレスを出力するためのアドレス出力ラッチと上記メモ
リチップから読みだしたデータを取り込むためのデータ
入力ラッチを含みプロセッサチップとを備え、上記プロ
セッサチップのアドレス出力のサイクルタイムは上記ア
ドレス出力ラッチがアドレスを出力してから上記データ
入力ラッチがデータを取り込むまでの時間より短く設定
されたシステムであって、通常動作時に上記データ入
力ラッチが取り込んだデータに基づいて上記データ入力
ラッチのサンプリングクロックの最適点からの誤差を検
出し、これを用いて上記データ入力ラッチのサンプリン
グクロック発生に関わる上記プロセッサチップ内の設定
を変更する手段を備えたことを特徴とするデータ転送方
式。