JPH0779209A - フレーム／マルチフレーム位相補正方式 - Google Patents
フレーム／マルチフレーム位相補正方式Info
- Publication number
- JPH0779209A JPH0779209A JP5223224A JP22322493A JPH0779209A JP H0779209 A JPH0779209 A JP H0779209A JP 5223224 A JP5223224 A JP 5223224A JP 22322493 A JP22322493 A JP 22322493A JP H0779209 A JPH0779209 A JP H0779209A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- unit
- phase difference
- frame phase
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0676—Mutual
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
- H04J3/0647—Synchronisation among TDM nodes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】加入者伝送装置におけるフレームまたはマルチ
フレームの位相補正方式に関し、データメモリを使用し
ないで位相補正を可能にすることを目的とする。 【構成】多重部６にフレーム位相差検出部２３を設け
て、ライン終端部４での下位チャネルインタフェース部
２のフレーム位相情報と、多重部６のフレーム位相情報
とのフレーム位相差を検出し、下位チャネルインタフェ
ース部２にフレームタイミング発生部１６を設けて、こ
のフレーム位相差でライン終端部３での多重部６のフレ
ーム位相情報を補正して下位チャネルインタフェース部
２のフレーム位相情報としてライン終端部３に入力し
て、フレーム位相差検出部２３でのフレーム位相差が０
になるようにフレームタイミング発生部１６で下位チャ
ネルインタフェース部２のフレーム位相情報を補正した
ときのフレーム位相によって、下位チャネルインタフェ
ース部２でフレーム信号の位相を定めることで構成す
る。
フレームの位相補正方式に関し、データメモリを使用し
ないで位相補正を可能にすることを目的とする。 【構成】多重部６にフレーム位相差検出部２３を設け
て、ライン終端部４での下位チャネルインタフェース部
２のフレーム位相情報と、多重部６のフレーム位相情報
とのフレーム位相差を検出し、下位チャネルインタフェ
ース部２にフレームタイミング発生部１６を設けて、こ
のフレーム位相差でライン終端部３での多重部６のフレ
ーム位相情報を補正して下位チャネルインタフェース部
２のフレーム位相情報としてライン終端部３に入力し
て、フレーム位相差検出部２３でのフレーム位相差が０
になるようにフレームタイミング発生部１６で下位チャ
ネルインタフェース部２のフレーム位相情報を補正した
ときのフレーム位相によって、下位チャネルインタフェ
ース部２でフレーム信号の位相を定めることで構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、加入者伝送装置におけ
る、フレームまたはマルチフレームの位相補正方式に関
し、特にデータメモリを使用しないで位相補正を行うよ
うにした、フレーム／マルチフレーム位相補正方式に関
するものである。
る、フレームまたはマルチフレームの位相補正方式に関
し、特にデータメモリを使用しないで位相補正を行うよ
うにした、フレーム／マルチフレーム位相補正方式に関
するものである。
【０００２】近年、ＰＣＭ方式を用いた多重通信システ
ムにおいて、信号の遅延が大きな問題になっており、で
きるだけ遅延を少なくして信号を伝送できるようにする
ことが求められている。
ムにおいて、信号の遅延が大きな問題になっており、で
きるだけ遅延を少なくして信号を伝送できるようにする
ことが求められている。
【０００３】また特に、新たに開発されたＴＣＭ（Time
Compression Multiplexing ）伝送方式は、両局間にお
いて交互に送信する、いわゆるピンポン伝送方式であっ
て、方式自体、信号の遅延が大きいため、他の部分での
遅延を極力少なくすることが必要である。
Compression Multiplexing ）伝送方式は、両局間にお
いて交互に送信する、いわゆるピンポン伝送方式であっ
て、方式自体、信号の遅延が大きいため、他の部分での
遅延を極力少なくすることが必要である。
【０００４】そのため、加入者伝送装置において、信号
の遅延をできるだけ少なくするとともに、データメモリ
を使用せず、従って回路規模を縮小できるような、フレ
ームまたはマルチフレームの位相補正方式が要求されて
いる。
の遅延をできるだけ少なくするとともに、データメモリ
を使用せず、従って回路規模を縮小できるような、フレ
ームまたはマルチフレームの位相補正方式が要求されて
いる。
【０００５】
【従来の技術】従来、加入者伝送装置における、フレー
ムの位相補正方式としては、通常、１フレーム分のデー
タをメモリに蓄積して、位相補正を行う方式が用いられ
ている。この方式では、データが少なくとも１フレーム
分遅延するとともに、メモリを使用するため、回路規模
が大きくなることを避けられないという問題がある。
ムの位相補正方式としては、通常、１フレーム分のデー
タをメモリに蓄積して、位相補正を行う方式が用いられ
ている。この方式では、データが少なくとも１フレーム
分遅延するとともに、メモリを使用するため、回路規模
が大きくなることを避けられないという問題がある。
【０００６】また、加入者伝送装置におけるマルチフレ
ームの位相補正方式としては、従来は、ＴＣＭ方式のよ
うな大きな遅延を生じる方式が実用されていなかったた
め、位相補正は一般に行われていなかった。ＴＣＭ方式
のような場合に、従来のメモリ蓄積方式による位相補正
を行おうとすると、１マルチフレーム分の遅延を生じる
とともに、メモリとして１マルチフレーム分の容量が必
要になるため、回路規模がかなり大規模なものになると
いう問題がある。
ームの位相補正方式としては、従来は、ＴＣＭ方式のよ
うな大きな遅延を生じる方式が実用されていなかったた
め、位相補正は一般に行われていなかった。ＴＣＭ方式
のような場合に、従来のメモリ蓄積方式による位相補正
を行おうとすると、１マルチフレーム分の遅延を生じる
とともに、メモリとして１マルチフレーム分の容量が必
要になるため、回路規模がかなり大規模なものになると
いう問題がある。
【０００７】本発明は、このような従来技術の課題を解
決しようとするものであって、加入者伝送装置におい
て、フレームまたはマルチフレームの位相補正を行う際
に、データ蓄積のためのメモリを用いないことによっ
て、メモリに基づく信号遅延をなくすとともに、回路規
模を縮小できる、フレーム／マルチフレーム位相補正方
式を提供することを目的としている。
決しようとするものであって、加入者伝送装置におい
て、フレームまたはマルチフレームの位相補正を行う際
に、データ蓄積のためのメモリを用いないことによっ
て、メモリに基づく信号遅延をなくすとともに、回路規
模を縮小できる、フレーム／マルチフレーム位相補正方
式を提供することを目的としている。
【０００８】
(1) 複数の加入者インタフェース部の入出力ディジタル
信号とフレーム信号との相互の分離・多重を行う下位チ
ャネルインタフェース部のフレーム信号を終端する第１
のライン終端部と、上位の多重信号とフレーム信号との
相互の分離・多重を行う多重部のフレーム信号を終端す
る第２のライン終端部とを伝送路を介して接続する加入
者伝送装置において、多重部に、第２のライン終端部に
おける下位チャネルインタフェース部のフレーム位相情
報と、多重部のフレーム位相情報とのフレーム位相差を
検出するフレーム位相差検出部を設け、下位チャネルイ
ンタフェース部に、このフレーム位相差によって第１の
ライン終端部における多重部のフレーム位相情報を補正
して下位チャネルインタフェース部のフレーム位相情報
として第１のライン終端部に入力するフレームタイミン
グ発生部を設けるとともに、フレーム位相差検出部とフ
レームタイミング発生部と間のデータ転送を制御する制
御部を設け、フレーム位相差検出部におけるフレーム位
相差が０になるようにフレームタイミング発生部におい
て下位チャネルインタフェース部のフレーム位相情報を
補正したときのフレーム位相によって、下位チャネルイ
ンタフェース部においてフレーム信号の位相を定める。
信号とフレーム信号との相互の分離・多重を行う下位チ
ャネルインタフェース部のフレーム信号を終端する第１
のライン終端部と、上位の多重信号とフレーム信号との
相互の分離・多重を行う多重部のフレーム信号を終端す
る第２のライン終端部とを伝送路を介して接続する加入
者伝送装置において、多重部に、第２のライン終端部に
おける下位チャネルインタフェース部のフレーム位相情
報と、多重部のフレーム位相情報とのフレーム位相差を
検出するフレーム位相差検出部を設け、下位チャネルイ
ンタフェース部に、このフレーム位相差によって第１の
ライン終端部における多重部のフレーム位相情報を補正
して下位チャネルインタフェース部のフレーム位相情報
として第１のライン終端部に入力するフレームタイミン
グ発生部を設けるとともに、フレーム位相差検出部とフ
レームタイミング発生部と間のデータ転送を制御する制
御部を設け、フレーム位相差検出部におけるフレーム位
相差が０になるようにフレームタイミング発生部におい
て下位チャネルインタフェース部のフレーム位相情報を
補正したときのフレーム位相によって、下位チャネルイ
ンタフェース部においてフレーム信号の位相を定める。
【０００９】(2) (1) において、フレーム位相差検出部
が、カウンタを備え、多重部からのフレームタイミング
パルスのパルス位置から、第２のライン終端部からのフ
レームパルスのパルス位置までのクロック数をカウント
して、制御部へ送出する。
が、カウンタを備え、多重部からのフレームタイミング
パルスのパルス位置から、第２のライン終端部からのフ
レームパルスのパルス位置までのクロック数をカウント
して、制御部へ送出する。
【００１０】(3) (1) において、フレームタイミング発
生部が、カウンタを備え、第１のライン終端部を介する
多重部からのフレームタイミングパルスによってリセッ
トして、制御部からのフレーム位相差データをロードし
たのち、クロックによってカウントダウンし、カウント
終了時、フレームタイミングパルスを発生して第１のラ
イン終端部に入力する。
生部が、カウンタを備え、第１のライン終端部を介する
多重部からのフレームタイミングパルスによってリセッ
トして、制御部からのフレーム位相差データをロードし
たのち、クロックによってカウントダウンし、カウント
終了時、フレームタイミングパルスを発生して第１のラ
イン終端部に入力する。
【００１１】(4) 複数の加入者インタフェース部の入出
力ディジタル信号とマルチフレーム信号との相互の分離
・多重を行う下位チャネルインタフェース部のマルチフ
レーム信号を終端する第１のライン終端部と、上位の多
重信号とマルチフレーム信号との相互の分離・多重を行
う多重部のマルチフレーム信号を終端する第２のライン
終端部とを伝送路を介して接続する加入者伝送装置にお
いて、多重部に、第２のライン終端部における下位チャ
ネルインタフェース部のマルチフレーム位相情報と、多
重部のマルチフレーム位相情報とのマルチフレーム位相
差を検出するマルチフレーム位相差検出部を設け、下位
チャネルインタフェース部に、このマルチフレーム位相
差によって第１のライン終端部における多重部のマルチ
フレーム位相情報を補正して下位チャネルインタフェー
ス部のマルチフレーム位相情報として第１のライン終端
部に入力するマルチフレームタイミング発生部を設ける
とともに、マルチフレーム位相差検出部とマルチフレー
ムタイミング発生部と間のデータ転送を制御する制御部
を設け、マルチフレーム位相差検出部におけるマルチフ
レーム位相差が０になるようにマルチフレームタイミン
グ発生部において下位チャネルインタフェース部のマル
チフレーム位相情報を補正したときのマルチフレーム位
相によって、下位チャネルインタフェース部においてマ
ルチフレーム信号の位相を定める。
力ディジタル信号とマルチフレーム信号との相互の分離
・多重を行う下位チャネルインタフェース部のマルチフ
レーム信号を終端する第１のライン終端部と、上位の多
重信号とマルチフレーム信号との相互の分離・多重を行
う多重部のマルチフレーム信号を終端する第２のライン
終端部とを伝送路を介して接続する加入者伝送装置にお
いて、多重部に、第２のライン終端部における下位チャ
ネルインタフェース部のマルチフレーム位相情報と、多
重部のマルチフレーム位相情報とのマルチフレーム位相
差を検出するマルチフレーム位相差検出部を設け、下位
チャネルインタフェース部に、このマルチフレーム位相
差によって第１のライン終端部における多重部のマルチ
フレーム位相情報を補正して下位チャネルインタフェー
ス部のマルチフレーム位相情報として第１のライン終端
部に入力するマルチフレームタイミング発生部を設ける
とともに、マルチフレーム位相差検出部とマルチフレー
ムタイミング発生部と間のデータ転送を制御する制御部
を設け、マルチフレーム位相差検出部におけるマルチフ
レーム位相差が０になるようにマルチフレームタイミン
グ発生部において下位チャネルインタフェース部のマル
チフレーム位相情報を補正したときのマルチフレーム位
相によって、下位チャネルインタフェース部においてマ
ルチフレーム信号の位相を定める。
【００１２】(5) (4) において、マルチフレーム位相差
検出部が、カウンタを備え、多重部からのマルチフレー
ムタイミングパルスのパルス位置から、第２のライン終
端部からのマルチフレームパルスのパルス位置までのク
ロック数をカウントして、制御部へ送出する。
検出部が、カウンタを備え、多重部からのマルチフレー
ムタイミングパルスのパルス位置から、第２のライン終
端部からのマルチフレームパルスのパルス位置までのク
ロック数をカウントして、制御部へ送出する。
【００１３】(6) (4) において、マルチフレームタイミ
ング発生部が、カウンタを備え、第１のライン終端部を
介する多重部からのマルチフレームタイミングパルスに
よってリセットして、制御部からのマルチフレーム位相
差データをロードしたのち、クロックによってカウント
ダウンし、カウント終了時、マルチフレームタイミング
パルスを発生して第１のライン終端部に入力する。
ング発生部が、カウンタを備え、第１のライン終端部を
介する多重部からのマルチフレームタイミングパルスに
よってリセットして、制御部からのマルチフレーム位相
差データをロードしたのち、クロックによってカウント
ダウンし、カウント終了時、マルチフレームタイミング
パルスを発生して第１のライン終端部に入力する。
【００１４】
【作用】図１は、本発明の原理的構成を示したものであ
る。本発明において対象とする加入者伝送装置では、下
位チャネルインタフェース部２で、複数の加入者インタ
フェース部１の入出力ディジタル信号とフレーム信号と
の相互の分離・多重を行い、第１のライン終端部３で、
下位チャネルインタフェース部２のフレーム信号を終端
する。また多重部６で、上位の多重信号とフレーム信号
との相互の分離・多重を行い、第２のライン終端部４
で、多重部６のフレーム信号を終端する。そして、第１
のライン終端部３と第２のライン終端部４とを、伝送路
５を介して接続する。
る。本発明において対象とする加入者伝送装置では、下
位チャネルインタフェース部２で、複数の加入者インタ
フェース部１の入出力ディジタル信号とフレーム信号と
の相互の分離・多重を行い、第１のライン終端部３で、
下位チャネルインタフェース部２のフレーム信号を終端
する。また多重部６で、上位の多重信号とフレーム信号
との相互の分離・多重を行い、第２のライン終端部４
で、多重部６のフレーム信号を終端する。そして、第１
のライン終端部３と第２のライン終端部４とを、伝送路
５を介して接続する。
【００１５】本発明においては、このような加入者伝送
装置において、多重部６に、フレーム位相差検出部２３
を設けて、第２のライン終端部４における下位チャネル
インタフェース部２のフレーム位相情報（ＦＰＳ）と、
多重部６のフレーム位相情報（ＭＦＰＳ）とのフレーム
位相差を検出する。
装置において、多重部６に、フレーム位相差検出部２３
を設けて、第２のライン終端部４における下位チャネル
インタフェース部２のフレーム位相情報（ＦＰＳ）と、
多重部６のフレーム位相情報（ＭＦＰＳ）とのフレーム
位相差を検出する。
【００１６】また下位チャネルインタフェース部２に、
フレームタイミング発生部１６を設けて、フレーム位相
差検出部２３からのフレーム位相差によって、第１のラ
イン終端部３における多重部６のフレーム位相情報（Ｆ
ＰＲ）を補正して、下位チャネルインタフェース部２の
フレーム位相情報（ＦＰＳ）として、第１のライン終端
部３に入力する。
フレームタイミング発生部１６を設けて、フレーム位相
差検出部２３からのフレーム位相差によって、第１のラ
イン終端部３における多重部６のフレーム位相情報（Ｆ
ＰＲ）を補正して、下位チャネルインタフェース部２の
フレーム位相情報（ＦＰＳ）として、第１のライン終端
部３に入力する。
【００１７】そして、フレーム位相差検出部２３におけ
る、フレーム位相差が０になるように、フレームタイミ
ング発生部１６において下位チャネルインタフェース部
２のフレーム位相情報（ＦＰＳ）を補正したときの、フ
レーム位相（ＦＰＳ’）によって、下位チャネルインタ
フェース部２においてフレーム信号の位相を定める。
る、フレーム位相差が０になるように、フレームタイミ
ング発生部１６において下位チャネルインタフェース部
２のフレーム位相情報（ＦＰＳ）を補正したときの、フ
レーム位相（ＦＰＳ’）によって、下位チャネルインタ
フェース部２においてフレーム信号の位相を定める。
【００１８】従って本発明によれば、ライン終端部３と
ライン終端部４との間で信号遅延があっても、これに基
づく位相差を０にすることができ、この際、位相補正用
のメモリを必要としない。
ライン終端部４との間で信号遅延があっても、これに基
づく位相差を０にすることができ、この際、位相補正用
のメモリを必要としない。
【００１９】フレーム位相差検出部２３は、カウンタ３
１を設けて、多重部６からのフレームタイミングパルス
（ＭＦＰＳ）のパルス位置から、第２のライン終端部４
からのフレームパルス（ＦＰＳ）のパルス位置までのク
ロック数をカウントして、制御部２５へ送出することに
よって実現できる。
１を設けて、多重部６からのフレームタイミングパルス
（ＭＦＰＳ）のパルス位置から、第２のライン終端部４
からのフレームパルス（ＦＰＳ）のパルス位置までのク
ロック数をカウントして、制御部２５へ送出することに
よって実現できる。
【００２０】フレームタイミング発生部１６は、カウン
タ４２を設けて、第１のライン終端部３を介する多重部
６からのフレームタイミングパルス（ＦＲＰ）によって
リセットして、制御部１８からのフレーム位相差データ
をロードしたのち、クロック（ＭＣＫＲ）によってカウ
ントダウンし、カウント終了時、フレームタイミングパ
ルス（ＦＰＳ）を発生して第１のライン終端部３に入力
することによって実現できる。
タ４２を設けて、第１のライン終端部３を介する多重部
６からのフレームタイミングパルス（ＦＲＰ）によって
リセットして、制御部１８からのフレーム位相差データ
をロードしたのち、クロック（ＭＣＫＲ）によってカウ
ントダウンし、カウント終了時、フレームタイミングパ
ルス（ＦＰＳ）を発生して第１のライン終端部３に入力
することによって実現できる。
【００２１】なお、マルチフレームの場合も、多重部６
にマルチフレーム位相差検出部２４を設け、下位チャネ
ルインタフェース部２にマルチフレームタイミング発生
部１７を設けることによって、同様に位相補正を行うこ
とができる。またこの場合のマルチフレーム位相差検出
部２４とマルチフレームタイミング発生部１７も、同様
にして実現することができる。
にマルチフレーム位相差検出部２４を設け、下位チャネ
ルインタフェース部２にマルチフレームタイミング発生
部１７を設けることによって、同様に位相補正を行うこ
とができる。またこの場合のマルチフレーム位相差検出
部２４とマルチフレームタイミング発生部１７も、同様
にして実現することができる。
【００２２】
【実施例】図２は、本発明が適用される加入者伝送装置
の基本構成を示したものであって、全体の概略構成を示
している。図中において、１は加入者インタフェース部
（ＣＨ）であって加入者ごとに設けられ、加入者（電話
機）側のアナログ信号と各チャネルのＰＣＭ信号との相
互の変換を行う。２は下位チャネルインタフェース部
（ＣＨ ｉｎｆ）であって、各チャネルのＰＣＭ信号と
マルチフレーム信号との相互の多重，分離を行う。３，
４はライン終端部（ＬＴ）であって、多重化された信号
と、光またはメタリックの伝送路５の信号との相互の変
換を行う。６は多重部であって、多重信号と上位の多重
信号との相互の変換を行って、交換機に接続する。
の基本構成を示したものであって、全体の概略構成を示
している。図中において、１は加入者インタフェース部
（ＣＨ）であって加入者ごとに設けられ、加入者（電話
機）側のアナログ信号と各チャネルのＰＣＭ信号との相
互の変換を行う。２は下位チャネルインタフェース部
（ＣＨ ｉｎｆ）であって、各チャネルのＰＣＭ信号と
マルチフレーム信号との相互の多重，分離を行う。３，
４はライン終端部（ＬＴ）であって、多重化された信号
と、光またはメタリックの伝送路５の信号との相互の変
換を行う。６は多重部であって、多重信号と上位の多重
信号との相互の変換を行って、交換機に接続する。
【００２３】図３は、本発明の一実施例における下位チ
ャネルインタフェース部の構成を示したものであって、
図２におけると同じ部分を同じ番号で示している。下位
チャネルインタフェース部２において、１１は符号・復
号部であって、ＰＣＭ信号をアナログ信号に変換するデ
ィジタルアナログ（Ｄ／Ａ）変換部１２と、アナログ信
号をＰＣＭ信号に変換するアナログディジタル（Ａ／
Ｄ）変換部１３とからなっている。
ャネルインタフェース部の構成を示したものであって、
図２におけると同じ部分を同じ番号で示している。下位
チャネルインタフェース部２において、１１は符号・復
号部であって、ＰＣＭ信号をアナログ信号に変換するデ
ィジタルアナログ（Ｄ／Ａ）変換部１２と、アナログ信
号をＰＣＭ信号に変換するアナログディジタル（Ａ／
Ｄ）変換部１３とからなっている。
【００２４】１４は下り側のチャネルインタフェース変
換部（ＣＨ−ｉｎｆ）であって、ＬＴ３からのマルチフ
レーム化されたデータ（ＶＦＲ）を、クロック（ＭＣＫ
Ｒ），フレームタイミングパルス（ＦＰＲ），マルチフ
レームタイミングパルス（ＡＢＲ）を用いて、チャネル
ごとのＰＣＭ信号に分離して、データ（ＶＦＲ’），ク
ロック（ＭＣＫＲ’），フレームタイミングパルス（Ｆ
ＰＲ’），マルチフレームタイミングパルス（ＡＢ
Ｒ’）とともに、それぞれのＤ／Ａ変換部１２に転送す
る。
換部（ＣＨ−ｉｎｆ）であって、ＬＴ３からのマルチフ
レーム化されたデータ（ＶＦＲ）を、クロック（ＭＣＫ
Ｒ），フレームタイミングパルス（ＦＰＲ），マルチフ
レームタイミングパルス（ＡＢＲ）を用いて、チャネル
ごとのＰＣＭ信号に分離して、データ（ＶＦＲ’），ク
ロック（ＭＣＫＲ’），フレームタイミングパルス（Ｆ
ＰＲ’），マルチフレームタイミングパルス（ＡＢ
Ｒ’）とともに、それぞれのＤ／Ａ変換部１２に転送す
る。
【００２５】１５は上り側のチャネルインタフェース変
換部（ＣＨ−ｉｎｆ）であって、ＬＴ３からのクロック
（ＭＣＫＳ）によって、それぞれのチャネルのＡ／Ｄ変
換部１３にクロック（ＭＣＫＳ’）を転送し、クロック
（ＭＣＫＳ’）を用いて作成されたそれぞれのＡ／Ｄ変
換部１３からのＰＣＭ信号からなるデータ（ＶＦＳ’）
を多重して、フレーム化またはマルチフレーム化された
データ（ＶＦＳ）としてＬＴ３に転送する。
換部（ＣＨ−ｉｎｆ）であって、ＬＴ３からのクロック
（ＭＣＫＳ）によって、それぞれのチャネルのＡ／Ｄ変
換部１３にクロック（ＭＣＫＳ’）を転送し、クロック
（ＭＣＫＳ’）を用いて作成されたそれぞれのＡ／Ｄ変
換部１３からのＰＣＭ信号からなるデータ（ＶＦＳ’）
を多重して、フレーム化またはマルチフレーム化された
データ（ＶＦＳ）としてＬＴ３に転送する。
【００２６】１６はフレームタイミング発生部（ＦＰ−
ＧＥＮ）であって、ＬＴ３からのフレームタイミングパ
ルス（ＦＰＲ）に対して、多重部６からのフレームタイ
ミング位相差情報を用いて位相補正を行って、ＬＴ３に
対してフレームタイミングパルス（ＦＰＳ）として出力
し、Ａ／Ｄ変換部１３に対してチャネルごとのフレーム
タイミングパルス（ＦＰＳ’）として出力する。
ＧＥＮ）であって、ＬＴ３からのフレームタイミングパ
ルス（ＦＰＲ）に対して、多重部６からのフレームタイ
ミング位相差情報を用いて位相補正を行って、ＬＴ３に
対してフレームタイミングパルス（ＦＰＳ）として出力
し、Ａ／Ｄ変換部１３に対してチャネルごとのフレーム
タイミングパルス（ＦＰＳ’）として出力する。
【００２７】１７は、マルチフレームタイミング発生部
（ＡＢ−ＧＥＮ）であって、ＬＴ３からのマルチフレー
ムタイミングパルス（ＡＢＲ）に対して、多重部６から
のマルチフレームタイミング位相差情報を用いて位相補
正を行って、ＬＴ３に対してマルチフレームタイミング
パルス（ＡＢＳ）として出力し、Ａ／Ｄ変換部１３に対
してチャネルごとのマルチフレームタイミングパルス
（ＡＢＳ’）として出力する。
（ＡＢ−ＧＥＮ）であって、ＬＴ３からのマルチフレー
ムタイミングパルス（ＡＢＲ）に対して、多重部６から
のマルチフレームタイミング位相差情報を用いて位相補
正を行って、ＬＴ３に対してマルチフレームタイミング
パルス（ＡＢＳ）として出力し、Ａ／Ｄ変換部１３に対
してチャネルごとのマルチフレームタイミングパルス
（ＡＢＳ’）として出力する。
【００２８】１８は制御部であって、多重部６からのフ
レーム／マルチフレームタイミング位相差情報によっ
て、ＦＰ−ＧＥＮ１６に対して、フレームタイミング位
相差情報を送出し、ＡＢ−ＧＥＮ１７に対して、マルチ
フレームタイミング位相差情報を送出する。
レーム／マルチフレームタイミング位相差情報によっ
て、ＦＰ−ＧＥＮ１６に対して、フレームタイミング位
相差情報を送出し、ＡＢ−ＧＥＮ１７に対して、マルチ
フレームタイミング位相差情報を送出する。
【００２９】図４は、本発明の一実施例における多重部
の構成を示したものであって、図２におけると同じ部分
を同じ番号で示している。多重部６は上位の多重信号を
分離する分離部（ＤＭＵＸ）２１と、下位の多重信号を
多重して上位の多重信号を生成する多重化部（ＭＵＸ）
２２とからなっている。ＤＭＵＸ２１においては、上位
の多重信号を分離して、それぞれのマルチフレームのデ
ータ（ＶＦＲ）を、クロック（ＭＣＫＲ），フレームタ
イミングパルス（ＦＰＲ），マルチフレームタイミング
パルス（ＡＢＲ）とともにＬＴ４に転送する。
の構成を示したものであって、図２におけると同じ部分
を同じ番号で示している。多重部６は上位の多重信号を
分離する分離部（ＤＭＵＸ）２１と、下位の多重信号を
多重して上位の多重信号を生成する多重化部（ＭＵＸ）
２２とからなっている。ＤＭＵＸ２１においては、上位
の多重信号を分離して、それぞれのマルチフレームのデ
ータ（ＶＦＲ）を、クロック（ＭＣＫＲ），フレームタ
イミングパルス（ＦＰＲ），マルチフレームタイミング
パルス（ＡＢＲ）とともにＬＴ４に転送する。
【００３０】ＭＵＸ２２においては、クロック（ＭＣＫ
Ｓ）をＬＴ４に送るとともに、ＬＴ４からのデータ（Ｖ
ＦＳ）を多重して、上位の多重信号を生成して、上位の
装置に送出する。
Ｓ）をＬＴ４に送るとともに、ＬＴ４からのデータ（Ｖ
ＦＳ）を多重して、上位の多重信号を生成して、上位の
装置に送出する。
【００３１】２３はフレーム位相差検出部（ＦＰ−ＤＥ
Ｔ）であって、ＭＵＸ２２からのフレームタイミングパ
ルス（ＭＦＰＳ）と、ＬＴ４からのフレームタイミング
パルス（ＦＰＳ）とを比較して、フレームタイミング位
相差情報を生成する。２４はマルチフレーム位相差検出
部（ＡＢ−ＤＥＴ）であって、ＭＵＸ２２からのマルチ
フレームタイミングパルス（ＭＡＢＳ）と、ＬＴ４から
のマルチフレームタイミングパルス（ＡＢＳ）とを比較
して、マルチフレームタイミング位相差情報を生成す
る。
Ｔ）であって、ＭＵＸ２２からのフレームタイミングパ
ルス（ＭＦＰＳ）と、ＬＴ４からのフレームタイミング
パルス（ＦＰＳ）とを比較して、フレームタイミング位
相差情報を生成する。２４はマルチフレーム位相差検出
部（ＡＢ−ＤＥＴ）であって、ＭＵＸ２２からのマルチ
フレームタイミングパルス（ＭＡＢＳ）と、ＬＴ４から
のマルチフレームタイミングパルス（ＡＢＳ）とを比較
して、マルチフレームタイミング位相差情報を生成す
る。
【００３２】２５は制御部であって、ＦＰ−ＤＥＴ２３
からのフレームタイミング位相差情報と、ＡＢ−ＤＥＴ
２４からのマルチフレームタイミング位相差情報とを、
下位チャネルインタフェース部２における制御部１８に
送出する。
からのフレームタイミング位相差情報と、ＡＢ−ＤＥＴ
２４からのマルチフレームタイミング位相差情報とを、
下位チャネルインタフェース部２における制御部１８に
送出する。
【００３３】このように本発明においては、多重部６に
おいて、ＭＵＸ２２とＬＴ４との間におけるフレーム位
相差とマルチフレーム位相差とを検出して、この情報を
下位チャネルインタフェース部２に転送し、下位チャネ
ルインタフェース部２においてこの情報を用いて、Ａ／
Ｄ変換部１３とＬＴ３とに対するフレームタイミングパ
ルスとマルチフレームタイミングパルスの位相を補正す
るようにしたので、ＬＴ３とＬＴ４の間における遅延等
に基づく、フレーム信号とマルチフレーム信号の、それ
ぞれの位相差を０にすることができる。
おいて、ＭＵＸ２２とＬＴ４との間におけるフレーム位
相差とマルチフレーム位相差とを検出して、この情報を
下位チャネルインタフェース部２に転送し、下位チャネ
ルインタフェース部２においてこの情報を用いて、Ａ／
Ｄ変換部１３とＬＴ３とに対するフレームタイミングパ
ルスとマルチフレームタイミングパルスの位相を補正す
るようにしたので、ＬＴ３とＬＴ４の間における遅延等
に基づく、フレーム信号とマルチフレーム信号の、それ
ぞれの位相差を０にすることができる。
【００３４】図５は、フレーム構成と関連する各信号の
タイミングを示したものであって、１フレームが２４タ
イムスロット（ＴＳ）からなる場合を例示しているが、
これに限るものではない。
タイミングを示したものであって、１フレームが２４タ
イムスロット（ＴＳ）からなる場合を例示しているが、
これに限るものではない。
【００３５】図中、ＶＦＳ／Ｒはフレーム化された上
り，下りのデータを示している。ＴＳ１〜ＴＳ２４はタ
イムスロットを示し、各ＴＳが８ビットのデータｂ１〜
ｂ８から構成され、１フレームの先頭に１ビットからな
るフレームビット（Ｆ）を付加することによって、１フ
レームが１９３ビット（１２３μｓ）から構成されるこ
とが示されている。
り，下りのデータを示している。ＴＳ１〜ＴＳ２４はタ
イムスロットを示し、各ＴＳが８ビットのデータｂ１〜
ｂ８から構成され、１フレームの先頭に１ビットからな
るフレームビット（Ｆ）を付加することによって、１フ
レームが１９３ビット（１２３μｓ）から構成されるこ
とが示されている。
【００３６】また、ＦＰＳ／Ｒは上り，下りのフレーム
タイミングパルス、ＭＦＰＳは多重部６のフレームタイ
ミングパルス、ＭＣＫＳ／Ｒは上り，下りのクロックで
ある。
タイミングパルス、ＭＦＰＳは多重部６のフレームタイ
ミングパルス、ＭＣＫＳ／Ｒは上り，下りのクロックで
ある。
【００３７】図６は、マルチフレーム構成と関連する各
信号のタイミングを示したものであって、１マルチフレ
ームが１２フレームからなる場合を例示しているが、こ
れに限るものではない。
信号のタイミングを示したものであって、１マルチフレ
ームが１２フレームからなる場合を例示しているが、こ
れに限るものではない。
【００３８】図中、ＶＦＳ／Ｒはマルチフレーム化され
た上り，下りのデータを示している。Ｆ１〜Ｆ１２はそ
れぞれフレームを示し、各フレームは８ビットのデータ
ｂ１〜ｂ８から構成されている。
た上り，下りのデータを示している。Ｆ１〜Ｆ１２はそ
れぞれフレームを示し、各フレームは８ビットのデータ
ｂ１〜ｂ８から構成されている。
【００３９】またＡＢＳは上りのマルチフレームタイミ
ングパルス、ＭＡＢＳは多重部６のマルチフレームタイ
ミングパルス、ＡＢＲは下りのマルチフレームタイミン
グパルス、ＦＰＳ／Ｒは上り，下りのフレームタイミン
グパルス、ＭＣＫＳ／Ｒは上り，下りのクロックであ
る。
ングパルス、ＭＡＢＳは多重部６のマルチフレームタイ
ミングパルス、ＡＢＲは下りのマルチフレームタイミン
グパルス、ＦＰＳ／Ｒは上り，下りのフレームタイミン
グパルス、ＭＣＫＳ／Ｒは上り，下りのクロックであ
る。
【００４０】図７は、フレーム位相差検出部（マルチフ
レーム位相差検出部）の構成例を示す回路ブロック図で
ある。これらは、比較的簡単なロジック回路を用いて、
容易に実現することができる。図中において、フレーム
位相差検出部２３に関連する信号に対応して、マルチフ
レーム位相差検出部２４に関連する信号を〔 〕内に示
す。
レーム位相差検出部）の構成例を示す回路ブロック図で
ある。これらは、比較的簡単なロジック回路を用いて、
容易に実現することができる。図中において、フレーム
位相差検出部２３に関連する信号に対応して、マルチフ
レーム位相差検出部２４に関連する信号を〔 〕内に示
す。
【００４１】フレーム位相差検出部２３またはマルチフ
レーム位相差検出部２４において、３１はカウンタであ
って、スタート信号入力（ＳＴＲ）における、ＭＵＸ２
２からのフレームタイミングパルス（ＭＦＰＳ）または
マルチフレームタイミングパルス（ＭＡＢＳ）のパルス
位置から、ストップ信号入力（ＳＴＰ）における、ＬＴ
４からのフレームタイミングパルス（ＦＰＳ）またはマ
ルチフレームタイミングパルス（ＡＢＳ）のパルス位置
までの、クロック（ＭＣＫＳ）数をまたはフレームタイ
ミングパルス（ＭＦＰＳ）数をカウントし、カウント値
をカウント値保持用ラッチ部３２にラッチして、制御部
２５へ送出する。３３，３４は遅延回路であって、クロ
ック（ＭＣＫＳ）またはフレームタイミングパルス（Ｍ
ＦＰＳ）を遅延して、カウント値保持用ラッチ部３２に
対するラッチタイミング用信号と、カウンタ３１に対す
るリセット用信号とを作成する。
レーム位相差検出部２４において、３１はカウンタであ
って、スタート信号入力（ＳＴＲ）における、ＭＵＸ２
２からのフレームタイミングパルス（ＭＦＰＳ）または
マルチフレームタイミングパルス（ＭＡＢＳ）のパルス
位置から、ストップ信号入力（ＳＴＰ）における、ＬＴ
４からのフレームタイミングパルス（ＦＰＳ）またはマ
ルチフレームタイミングパルス（ＡＢＳ）のパルス位置
までの、クロック（ＭＣＫＳ）数をまたはフレームタイ
ミングパルス（ＭＦＰＳ）数をカウントし、カウント値
をカウント値保持用ラッチ部３２にラッチして、制御部
２５へ送出する。３３，３４は遅延回路であって、クロ
ック（ＭＣＫＳ）またはフレームタイミングパルス（Ｍ
ＦＰＳ）を遅延して、カウント値保持用ラッチ部３２に
対するラッチタイミング用信号と、カウンタ３１に対す
るリセット用信号とを作成する。
【００４２】図８は、制御部のフローチャートを例示し
たものであって、（ａ）は制御部２５の場合を示し、
（ｂ）は制御部１８の場合を示している。制御部２５
は、ライン終端部（ＬＴ）の同期がとれ、かつアラーム
が発生していないとき、フレーム位相差データとマルチ
フレーム位相差データとを収集し、フレーム位相差が０
でないとき、またはマルチフレーム位相差が０でないと
き、位相差データを制御部１８へ送出する。
たものであって、（ａ）は制御部２５の場合を示し、
（ｂ）は制御部１８の場合を示している。制御部２５
は、ライン終端部（ＬＴ）の同期がとれ、かつアラーム
が発生していないとき、フレーム位相差データとマルチ
フレーム位相差データとを収集し、フレーム位相差が０
でないとき、またはマルチフレーム位相差が０でないと
き、位相差データを制御部１８へ送出する。
【００４３】制御部１８においては、制御部２５から位
相差データを受信したとき、フレーム位相差データをフ
レームタイミング発生部１６に書込み、マルチフレーム
位相差データをマルチフレームタイミング発生部１７に
書き込む。
相差データを受信したとき、フレーム位相差データをフ
レームタイミング発生部１６に書込み、マルチフレーム
位相差データをマルチフレームタイミング発生部１７に
書き込む。
【００４４】なおこの実施例においては、制御部１８と
制御部２５間の通信に、ソフトウェアによるデータ通信
を使用しているが、比較的簡単な処理なので、ロジック
回路によるハードウェア構成によっても容易に実現する
ことが可能である。
制御部２５間の通信に、ソフトウェアによるデータ通信
を使用しているが、比較的簡単な処理なので、ロジック
回路によるハードウェア構成によっても容易に実現する
ことが可能である。
【００４５】図９は、フレームタイミング発生部（マル
チフレームタイミング発生部）の構成例を示す回路ブロ
ック図である。これらも、比較的簡単なロジック回路を
用いて、容易に実現することができる。図中において、
フレームタイミング発生部１６に関連する信号に対応し
て、マルチフレームタイミング発生部１７に関連する信
号を〔 〕内に示す。
チフレームタイミング発生部）の構成例を示す回路ブロ
ック図である。これらも、比較的簡単なロジック回路を
用いて、容易に実現することができる。図中において、
フレームタイミング発生部１６に関連する信号に対応し
て、マルチフレームタイミング発生部１７に関連する信
号を〔 〕内に示す。
【００４６】フレームタイミング発生部１６またはマル
チフレームタイミング発生部１７において、４１はデー
タバッファであって、制御部１８から位相補正データを
書込む。４２はカウンタであって、リセット信号入力
（ＲＳＴ）におけるキャリー信号出力（ＣＯ）の信号に
よってリセットして、データバッファ４１に書き込まれ
た位相補正データ分だけ、クロック（ＭＣＫＲ）または
フレームタイミングパルス（ＦＰＲ）をカウントして、
カウント終了時、キャリー信号出力（ＣＯ）の信号によ
ってＦＰＳ〔ＡＢＳ〕タイミング発生部４４を駆動し
て、フレームタイミングパルス（ＦＰＳ）またはマルチ
フレームタイミングパルス（ＡＢＳ）を出力させる。
チフレームタイミング発生部１７において、４１はデー
タバッファであって、制御部１８から位相補正データを
書込む。４２はカウンタであって、リセット信号入力
（ＲＳＴ）におけるキャリー信号出力（ＣＯ）の信号に
よってリセットして、データバッファ４１に書き込まれ
た位相補正データ分だけ、クロック（ＭＣＫＲ）または
フレームタイミングパルス（ＦＰＲ）をカウントして、
カウント終了時、キャリー信号出力（ＣＯ）の信号によ
ってＦＰＳ〔ＡＢＳ〕タイミング発生部４４を駆動し
て、フレームタイミングパルス（ＦＰＳ）またはマルチ
フレームタイミングパルス（ＡＢＳ）を出力させる。
【００４７】遅延回路４３は、キャリー信号出力（Ｃ
Ｏ）を遅延させて、データバッファ４１にロード用信号
として与え、これによって、カウンタ４２のリセット直
後に、データバッファ４１に位相補正データが書き込ま
れる。ＦＰＳ〔ＡＢＳ〕タイミング発生部４４は、カウ
ンタ４２のカウント終了に応じて、フレームタイミング
パルス（ＦＰＳ）またはマルチフレームタイミングパル
ス（ＡＢＳ）を発生する。
Ｏ）を遅延させて、データバッファ４１にロード用信号
として与え、これによって、カウンタ４２のリセット直
後に、データバッファ４１に位相補正データが書き込ま
れる。ＦＰＳ〔ＡＢＳ〕タイミング発生部４４は、カウ
ンタ４２のカウント終了に応じて、フレームタイミング
パルス（ＦＰＳ）またはマルチフレームタイミングパル
ス（ＡＢＳ）を発生する。
【００４８】
【発明の効果】以上説明したように本発明によれば、加
入者伝送装置において、ライン終端部間の伝送時間等に
基づく信号遅延があった場合でも、これに基づく位相差
を補正して０にすることができる。本発明によれば、位
相補正のためにデータメモリを使用しないので、これに
基づく１フレーム分または１マルチフレーム分の遅延が
発生しないとともに、回路規模を縮小することが可能に
なる。
入者伝送装置において、ライン終端部間の伝送時間等に
基づく信号遅延があった場合でも、これに基づく位相差
を補正して０にすることができる。本発明によれば、位
相補正のためにデータメモリを使用しないので、これに
基づく１フレーム分または１マルチフレーム分の遅延が
発生しないとともに、回路規模を縮小することが可能に
なる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明が適用される加入者伝送装置の基本構成
を示す図である。
を示す図である。
【図３】本発明の一実施例における下位チャネルインタ
フェース部の構成を示す図である。
フェース部の構成を示す図である。
【図４】本発明の一実施例における多重部の構成を示す
図である。
図である。
【図５】フレーム構成と関連する各信号のタイミングを
示す図である。
示す図である。
【図６】マルチフレーム構成と関連する各信号のタイミ
ングを示す図である。
ングを示す図である。
【図７】フレームまたはマルチフレーム位相差検出部の
構成例を示す回路ブロック図である。
構成例を示す回路ブロック図である。
【図８】制御部のフローチャートを例示する図である。
【図９】フレームまたはマルチフレームタイミング発生
部の構成例を示す回路ブロック図である。
部の構成例を示す回路ブロック図である。
１ 加入者インタフェース部 ２ 下位チャネルインタフェース部 ３ ライン終端部 ４ ライン終端部 ５ 伝送路 ６ 多重部 １６ フレームタイミング発生部 １７ マルチフレームタイミング発生部 １８ 制御部 ２３ フレーム位相差検出部 ２４ マルチフレーム位相差検出部 ２５ 制御部 ３１ カウンタ ４２ カウンタ
Claims (6)
- 【請求項１】 複数の加入者インタフェース部（１）の
入出力ディジタル信号とフレーム信号との相互の分離・
多重を行う下位チャネルインタフェース部（２）のフレ
ーム信号を終端する第１のライン終端部（３）と、上位
の多重信号とフレーム信号との相互の分離・多重を行う
多重部（６）のフレーム信号を終端する第２のライン終
端部（４）とを伝送路（５）を介して接続する加入者伝
送装置において、 前記多重部（６）に、第２のライン終端部（４）におけ
る前記下位チャネルインタフェース部（２）のフレーム
位相情報と、多重部（６）のフレーム位相情報とのフレ
ーム位相差を検出するフレーム位相差検出部（２３）を
設け、前記下位チャネルインタフェース部（２）に、該
フレーム位相差によって第１のライン終端部（３）にお
ける多重部（６）のフレーム位相情報を補正して前記下
位チャネルインタフェース部（２）のフレーム位相情報
として第１のライン終端部（３）に入力するフレームタ
イミング発生部（１６）を設けるとともに、該フレーム
位相差検出部（２３）とフレームタイミング発生部（１
６）と間のデータ転送を制御する制御部（２５，１８）
を設け、 前記フレーム位相差検出部（２３）におけるフレーム位
相差が０になるようにフレームタイミング発生部（１
６）において前記下位チャネルインタフェース部（２）
のフレーム位相情報を補正したときのフレーム位相によ
って、下位チャネルインタフェース部（２）においてフ
レーム信号の位相を定めることを特徴とするフレーム位
相補正方式。 - 【請求項２】 前記フレーム位相差検出部（２３）が、
カウンタ（３１）を備え、多重部（６）からのフレーム
タイミングパルスのパルス位置から、第２のライン終端
部（４）からのフレームパルスのパルス位置までのクロ
ック数をカウントして、前記制御部（２５）へ送出する
ことを特徴とする請求項１に記載のフレーム位相補正方
式。 - 【請求項３】 前記フレームタイミング発生部（１６）
が、カウンタ（４２）を備え、前記第１のライン終端部
（３）を介する多重部（６）からのフレームタイミング
パルスによってリセットして、前記制御部（１８）から
のフレーム位相差データをロードしたのち、クロックに
よってカウントダウンし、カウント終了時、フレームタ
イミングパルスを発生して前記第１のライン終端部
（３）に入力することを特徴とする請求項１に記載のフ
レーム位相補正方式。 - 【請求項４】 複数の加入者インタフェース部（１）の
入出力ディジタル信号とマルチフレーム信号との相互の
分離・多重を行う下位チャネルインタフェース部（２）
のマルチフレーム信号を終端する第１のライン終端部
（３）と、上位の多重信号とマルチフレーム信号との相
互の分離・多重を行う多重部（６）のマルチフレーム信
号を終端する第２のライン終端部（４）とを伝送路
（５）を介して接続する加入者伝送装置において、 前記多重部（６）に、第２のライン終端部（４）におけ
る前記下位チャネルインタフェース部（２）のマルチフ
レーム位相情報と、多重部（６）のマルチフレーム位相
情報とのマルチフレーム位相差を検出するマルチフレー
ム位相差検出部（２４）を設け、前記下位チャネルイン
タフェース部（２）に、該マルチフレーム位相差によっ
て第１のライン終端部（３）における多重部（６）のマ
ルチフレーム位相情報を補正して前記下位チャネルイン
タフェース部（２）のマルチフレーム位相情報として第
１のライン終端部（３）に入力するマルチフレームタイ
ミング発生部（１７）を設けるとともに、該マルチフレ
ーム位相差検出部（２４）とマルチフレームタイミング
発生部（１７）と間のデータ転送を制御する制御部（２
５，１８）を設け、 前記マルチフレーム位相差検出部（２４）におけるマル
チフレーム位相差が０になるようにマルチフレームタイ
ミング発生部（１７）において前記下位チャネルインタ
フェース部（２）のマルチフレーム位相情報を補正した
ときのマルチフレーム位相によって、下位チャネルイン
タフェース部（２）においてマルチフレーム信号の位相
を定めることを特徴とするマルチフレーム位相補正方
式。 - 【請求項５】 前記マルチフレーム位相差検出部（２
４）が、カウンタ（３１）を備え、多重部（６）からの
マルチフレームタイミングパルスのパルス位置から、第
２のライン終端部（４）からのマルチフレームパルスの
パルス位置までのクロック数をカウントして、前記制御
部（２５）へ送出することを特徴とする請求項４に記載
のマルチフレーム位相補正方式。 - 【請求項６】 前記マルチフレームタイミング発生部
（１７）が、カウンタ（４２）を備え、前記第１のライ
ン終端部（３）を介する多重部（６）からのマルチフレ
ームタイミングパルスによってリセットして、前記制御
部（１８）からのマルチフレーム位相差データをロード
したのち、クロックによってカウントダウンし、カウン
ト終了時、マルチフレームタイミングパルスを発生して
前記第１のライン終端部（３）に入力することを特徴と
する請求項４に記載のマルチフレーム位相補正方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223224A JPH0779209A (ja) | 1993-09-08 | 1993-09-08 | フレーム／マルチフレーム位相補正方式 |
| EP94101411A EP0642238B1 (en) | 1993-09-08 | 1994-01-31 | Method and apparatus for correcting phase of frames in subsriber loop carrier system |
| US08/189,408 US5528609A (en) | 1993-09-08 | 1994-01-31 | Method and apparatus for correcting phase of frames in subscriber loop carrier system |
| DE69433770T DE69433770T2 (de) | 1993-09-08 | 1994-01-31 | Verfahren und Vorrichtung zur Korrektur der Rahmenphase in einem System mit Teilnehmeranschlussleitung mit Träger |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223224A JPH0779209A (ja) | 1993-09-08 | 1993-09-08 | フレーム／マルチフレーム位相補正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0779209A true JPH0779209A (ja) | 1995-03-20 |
Family
ID=16794743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5223224A Withdrawn JPH0779209A (ja) | 1993-09-08 | 1993-09-08 | フレーム／マルチフレーム位相補正方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5528609A (ja) |
| EP (1) | EP0642238B1 (ja) |
| JP (1) | JPH0779209A (ja) |
| DE (1) | DE69433770T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08228183A (ja) * | 1995-02-20 | 1996-09-03 | Fujitsu Ltd | 信号処理装置及び信号処理方法 |
| US5828670A (en) * | 1995-06-06 | 1998-10-27 | Symmetricom, Inc. | Distribution of synchronization in a synchronous optical environment |
| DE19523489A1 (de) * | 1995-06-28 | 1997-01-02 | Sel Alcatel Ag | Verfahren und Schaltungsanordnung zur Synchronisation von Impulsrahmen in multizellularen Telekommunikationsanlagen |
| GB2324214A (en) * | 1997-04-08 | 1998-10-14 | Power X Limited | Synchronising arrangements |
| IL123045A0 (en) * | 1998-01-25 | 1998-09-24 | Eci Telecom Ltd | Apparatus and method for digital telephony |
| US6287306B1 (en) | 1998-06-22 | 2001-09-11 | Daig Corporation | Even temperature linear lesion ablation catheter |
| KR100497351B1 (ko) * | 2001-02-08 | 2005-06-23 | 삼성전자주식회사 | 시분할 다중화에 따른 위상 불일치 보상 장치 및 방법 |
| EP1365531B1 (en) * | 2002-05-02 | 2004-10-06 | Alcatel | Method of phase controlling of a data signal, counterpropagating clock circuit arrangement and interface device |
| JP4448076B2 (ja) | 2005-09-16 | 2010-04-07 | 富士通株式会社 | データ送受信回路のタイミング調整回路、ｌｓｉ及びデータ送受信システム |
| US20070183462A1 (en) | 2006-02-04 | 2007-08-09 | Daugherty Charles H | Method and apparatus for aligning source data streams in a communications network |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3562432A (en) * | 1966-11-16 | 1971-02-09 | Communications Satellite Corp | Synchronizer for time division multiple access satellite communication system |
| GB1508986A (en) * | 1974-05-29 | 1978-04-26 | Post Office | Digital network synchronising system |
| GB1577331A (en) * | 1976-06-19 | 1980-10-22 | Plessey Co Ltd | Synchronisation arrangements for digital switching centres |
| JPS57168545A (en) * | 1981-04-09 | 1982-10-16 | Fujitsu Ltd | Controlling system for frame ttransfer phase |
| JPS6124338A (ja) * | 1984-07-12 | 1986-02-03 | Nec Corp | 多方向多重通信方式 |
| KR930002487B1 (ko) * | 1988-02-04 | 1993-04-02 | 마쓰시다 덴끼 산교오 가부시기가이샤 | 타임 코오드 기록 또는 재생장치 및 타임 코오드 변환기 |
| DE69025311T2 (de) * | 1989-08-25 | 1996-08-22 | Nippon Telegraph & Telephone | Regelungsverfahren eines funkkanalschalters |
| JP2512586B2 (ja) * | 1990-03-08 | 1996-07-03 | 富士通株式会社 | フレ―ム同期依存型ビット同期抽出回路 |
| US5140616A (en) * | 1990-11-19 | 1992-08-18 | Ag Communication Systems Corporation | Network independent clocking circuit which allows a synchronous master to be connected to a circuit switched data adapter |
-
1993
- 1993-09-08 JP JP5223224A patent/JPH0779209A/ja not_active Withdrawn
-
1994
- 1994-01-31 DE DE69433770T patent/DE69433770T2/de not_active Expired - Lifetime
- 1994-01-31 EP EP94101411A patent/EP0642238B1/en not_active Expired - Lifetime
- 1994-01-31 US US08/189,408 patent/US5528609A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5528609A (en) | 1996-06-18 |
| EP0642238A3 (en) | 1995-09-20 |
| DE69433770T2 (de) | 2005-04-28 |
| EP0642238A2 (en) | 1995-03-08 |
| EP0642238B1 (en) | 2004-05-12 |
| DE69433770D1 (de) | 2004-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0779209A (ja) | フレーム／マルチフレーム位相補正方式 | |
| JPS6143895A (ja) | 電話交換装置用の同期方法および装置 | |
| JP3131863B2 (ja) | データ速度変換装置 | |
| JPH05507398A (ja) | 非同期転送モード型ディジタル電気通信ネットワークの端末装置用同期装置 | |
| US6813325B1 (en) | System and method to reduce transmit wander in a digital subscriber line | |
| US6208654B1 (en) | Cell multiplexing device for synchronous digital interface and method thereof | |
| JPH09331323A (ja) | バルク通信方式 | |
| EP1178636B1 (en) | Synchronous data transmission system | |
| JP3078183B2 (ja) | データ受信装置 | |
| JPH07212334A (ja) | バースト伝送装置及びバースト伝送システム | |
| JPH08172365A (ja) | ディジタル音声データ位相変換装置 | |
| JP3246423B2 (ja) | 網同期装置 | |
| JP3073856B2 (ja) | Ａｔｍセル処理装置 | |
| JP3158758B2 (ja) | 端末アダプタ装置とデータ伝送方法 | |
| JP3193395B2 (ja) | Ｉｓｄｎ用通信速度変換装置 | |
| JP3398709B2 (ja) | バーストフレーム転送システム | |
| JP2960250B2 (ja) | 通信制御装置における回線インタフェース回路 | |
| KR950012590B1 (ko) | 티1(t1)전송로와 이1에이취(e1h)전송로와의 접속을 위한 속도변환장치의 가입자접속회로 | |
| EP0136749A1 (en) | Telephone exchange comprising peripheral control domains | |
| JPH04192637A (ja) | スタッフ多重変換装置 | |
| JP2001119362A (ja) | コントロールタイムスロット中継回路 | |
| JPH04263531A (ja) | ディジタル無線伝送方式 | |
| JP2757826B2 (ja) | 回線監視システム | |
| JPS62281624A (ja) | マルチフレ−ム方式 | |
| JP3148110B2 (ja) | Ａｔｍセルフロー制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |