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JPH0778910A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0778910A
JPH0778910A JP22158693A JP22158693A JPH0778910A JP H0778910 A JPH0778910 A JP H0778910A JP 22158693 A JP22158693 A JP 22158693A JP 22158693 A JP22158693 A JP 22158693A JP H0778910 A JPH0778910 A JP H0778910A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
resin
sealing resin
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22158693A
Other languages
English (en)
Inventor
Satoshi Kuji
聡 久慈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP22158693A priority Critical patent/JPH0778910A/ja
Publication of JPH0778910A publication Critical patent/JPH0778910A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】ＬＯＣ構造の樹脂封止した半導体装置におい
て、半導体チップ裏面に接触しているパッケージの封止
樹脂のクラックの発生を防止する。 【構成】半導体チップ２の裏面に凹凸を設ける事によ
り、半導体チップ２裏面とパッケージの封止樹脂３との
間に働く熱応力を緩和し、剥離を防止し、パッケージの
封止樹脂３のクラックの発生を防ぐ事ができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
樹脂封止した半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置のうち樹脂封止された
半導体装置は、ダイパッドと呼ばれる金属の上に半導体
チップを固定，保持し、半導体装置の端子を構成するリ
ードと半導体チップ上のボンディングパッドとをボンデ
ィングワイヤにより接続している。図２はこのように樹
脂封止された従来の半導体装置の一例の断面図である。
図２に於いて、半導体チップ２はダイパッド１の上に固
定，保持されており、半導体装置の端子を構成するリー
ド４と半導体チップ２表面に設けられたボンディングパ
ッド５とをボンディングワイヤ６により接続した状態で
封止樹脂３によって封止されている。
【０００３】一方、このような従来の半導体装置に対
し、近年ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐの略）と呼
ばれる新しい技術により組立られた半導体装置が現われ
ている。これは、図２に示す半導体チップ２を固定し保
持するダイパッド１をなくしてパッケージの端子を構成
するリード４自体により半導体チップ２を固定し保持す
るものである。図３に従来のＬＯＣ技術により組立てら
れた半導体装置の樹脂封止後の断面図を示す。なお、図
２で示した従来の半導体装置と同一機能を有する部分に
は同一番号を付す。
【０００４】図３に於いては、半導体チップ２はポリイ
ミド層７を介して、粘着テープ８でリード４に直接固定
されている。ここでポリイミド層７は主に半導体チップ
２表面を保護するために用いられている。このＬＯＣ技
術を用いると、ダイパッドとリードとを分離する必要が
ないので、従来の組立技術を用いた場合と比較して、そ
の分離領域に相当する寸法だけ大きな半導体チップ２
を、同じ大きさのパッケージに組立てることが出来ると
いう利点がある。またリード４が、半導体チップ２上に
配置されているため、その形状を変えることにより、半
導体チップ２上のボンディングパッド５の配置の自由度
が増すという利点もある。例えば、ボンディングパッド
５を半導体チップ２の中央に配置するということも、従
来技術ではボンディングワイヤが長くなって、半導体チ
ップに接触するという不具合が発生したが、このＬＯＣ
技術ではそのような問題も生じない。
【０００５】
【発明が解決しようとする課題】しかるに、従来のＬＯ
Ｃ構造の半導体装置では、半導体チップ下部で封止樹脂
にクラック等損傷が発生するおそれがある。以下にこの
問題点について詳しく説明する。
【０００６】半導体装置が高温に保持されるなどの熱的
ストレスを受けると、裏面の半導体チップと封止樹脂
と、表面のポリイミド層とリードとの熱膨張率の違いか
ら、両者の接触面に熱応力が発生する。そしてこの応力
により接触面に剥離がおこり、この隙間に封止樹脂中に
含まれていた水分が出てきて気化し、その蒸気圧が大き
くなると封止樹脂にクラック等の損傷が発生する。半導
体チップの表面の側では、リードが複雑に半導体チップ
表面に配置されているので、適度に熱応力が分散される
とともに、封止樹脂との密着性を高めている。これに対
し、半導体チップの裏面では広い面積にわたって封止樹
脂と平面で接触する部分ができているので、接触面の剥
離が発生しやすくなっている。しかも、ＬＯＣ技術を用
いる半導体装置は、ペレット面積が大きいものがほとん
どで、ペレット端部からパッケージの側壁までの距離が
小さく、封止樹脂によりクラック等の損傷が発生しやす
い。
【０００７】そこで本発明の目的は、以上の問題点を解
決して半導体チップを保持し、封止樹脂にクラック等の
損傷が発生するのを防ぐ事のできる半導体装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明は、半導体チップ
表面とパッケージのリードとを接着する手段を用いて前
記リードに前記半導体チップを固定し樹脂封止した半導
体装置に於いて、前記半導体チップの裏面に凹凸を設け
ている。
【０００９】
【実施例】以下に、図面を用いて本発明の実施例につい
て説明する。
【００１０】図１は本発明の一実施例を示した半導体装
置の断面図である。図１に於いて、半導体チップ２は半
導体チップ２上に塗布されたポリイミド層７を介して、
粘着テープ８でリード４に固定されている。そして、図
３に示す従来の半導体装置と異なる点は半導体チップ裏
面に凹凸を設けている点である。このように、半導体チ
ップ２裏面に凹凸を設ける事により、半導体チップ２裏
面と封止樹脂３の接触面積が増え、封止樹脂３との密着
性が向上し熱応力による剥離を防止することができる。
なお、半導体チップ２裏面に凹凸を設ける手段として
は、半導体ウエハの裏面を研削してウエハ厚を薄くする
際に、意図的に凹凸を設ける方法などが考えられる。
【００１１】
【発明の効果】以上説明したように本発明は、半導体チ
ップ表面とパッケージのリードとを接着する手段を用い
てリードに半導体チップを固定し樹脂封止した半導体装
置に於いて、半導体チップの裏面に凹凸を設ける事で、
半導体チップ裏面に接触しているパッケージの封止樹脂
が熱応力によりクラック等の損傷を受けるのを防ぐ効果
を有する。
【図面の簡単な説明】
【図１】本発明の一実施例を示した半導体装置の断面図
である。
【図２】樹脂封止された従来の半導体装置の一例の断面
図である。
【図３】従来のＬＯＣ技術により組立られた半導体装置
の樹脂封止後の断面図である。
【符号の説明】
１ ダイパッド ２ 半導体チップ ３ 封止樹脂 ４ リード ５ ボンディングパッド ６ ボンディングワイヤ ７ ポリイミド層 ８ 粘着テープ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ表面とパッケージのリード
    とを接着する手段を用いて前記リードに前記半導体チッ
    プを固定し樹脂封止した半導体装置に於いて、前記半導
    体チップの裏面に凹凸を設けた事を特徴とする半導体装
    置。
JP22158693A 1993-09-07 1993-09-07 半導体装置 Pending JPH0778910A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22158693A JPH0778910A (ja) 1993-09-07 1993-09-07 半導体装置

Applications Claiming Priority (1)

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JP22158693A JPH0778910A (ja) 1993-09-07 1993-09-07 半導体装置

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JPH0778910A true JPH0778910A (ja) 1995-03-20

Family

ID=16769073

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22158693A Pending JPH0778910A (ja) 1993-09-07 1993-09-07 半導体装置

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JP (1) JPH0778910A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100234708B1 (en) * 1996-12-18 1999-12-15 Hyundai Micro Electronics Co Blp type semiconductor package and mounting structure thereof
CN1101597C (zh) * 1996-11-08 2003-02-12 三星电子株式会社 片上引线式半导体芯片封装及其制作方法
JP2004296690A (ja) * 2003-03-26 2004-10-21 Shinko Electric Ind Co Ltd 半導体素子を内蔵した多層回路基板の製造方法
KR100468024B1 (ko) * 1997-06-30 2005-05-18 삼성전자주식회사 Loc패키지

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Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990202