JPH0741164Y2 - Semiconductor device - Google Patents
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- JPH0741164Y2 JPH0741164Y2 JP1989112645U JP11264589U JPH0741164Y2 JP H0741164 Y2 JPH0741164 Y2 JP H0741164Y2 JP 1989112645 U JP1989112645 U JP 1989112645U JP 11264589 U JP11264589 U JP 11264589U JP H0741164 Y2 JPH0741164 Y2 JP H0741164Y2
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- lead frames
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、トランジスタアレイやダイオードアレイ等の
ような半導体素子アレイにおいて、熱的な不均衡を是正
する半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a semiconductor device that corrects thermal imbalance in a semiconductor element array such as a transistor array or a diode array.
［従来の技術］ 半導体素子アレイは、素子を形成した同一規格のペレッ
トを複数個（通常は偶数個）樹脂封止した半導体装置で
ある。そして、トランジスタアレイとしては、例えばパ
ワートランジスタを複数個配置したものがある。また、
ダイオードアレイとしては、倍電圧回路やダイオードブ
リッジを構成するダイオードを複数個配置したものがあ
る。[Prior Art] A semiconductor element array is a semiconductor device in which a plurality (usually an even number) of pellets of the same standard on which elements are formed are resin-sealed. As a transistor array, for example, there is one in which a plurality of power transistors are arranged. Also,
As a diode array, there is an array in which a plurality of diodes forming a voltage doubler circuit or a diode bridge are arranged.
従来のトランジスタアレイの一例を第３図及び第４図に
基づいて説明する。なお、ここでは、４個のパワートラ
ンジスタを有するものについて示す。An example of a conventional transistor array will be described with reference to FIGS. 3 and 4. In addition, here, a device having four power transistors is shown.
パワートランジスタを構成する４個のペレット11は、４
個のリードフレーム12のランド部12a上にそれぞれダイ
ボンディングされている。そして、これらのリードフレ
ーム12は、リード部12bが平行となるように横並びに配
置されている。また、各リードフレーム12の側方には、
４個の直線状のリードフレーム13がそれぞれ配置され、
各ペレット11がそれぞれワイヤボンディングによって接
続されている。さらに、これのリードフレーム12・13の
両側方には、２個のくの字形状のリードフレーム14が配
置され、このリードフレーム14の１個について２個のペ
レット11がそれぞれワイヤボンディングによって接続さ
れている。The four pellets 11 that make up the power transistor are four
Each lead frame 12 is die-bonded on the land portion 12a. The lead frames 12 are arranged side by side so that the lead portions 12b are parallel to each other. Also, on the side of each lead frame 12,
Four linear lead frames 13 are arranged respectively,
The pellets 11 are connected by wire bonding. Further, two V-shaped lead frames 14 are arranged on both sides of the lead frames 12 and 13, and two pellets 11 are connected to each of the lead frames 14 by wire bonding. ing.
上記ペレット11及びリードフレーム12・13・14は、樹脂
パッケージ15によって封止され、１個のトランジスタア
レイが形成されることになる。The pellet 11 and the lead frames 12, 13 and 14 are sealed by the resin package 15 to form one transistor array.
［考案が解決しようとする課題］ ところが、上記従来のパワートランジスタアレイでは、
ペレット11をダイボンディングする４個のリードフレー
ム12として、同一形状又は対称形状の共通部品を使用し
ていた。しかし、４個のパワートランジスタをこのよう
に並べて樹脂封止したのでは、両端の２個のペレット11
は放熱効率が十分であるが、中央部の２個のペレット11
は、不十分で熱がこもりがちとなる。[Problems to be Solved by the Invention] However, in the above conventional power transistor array,
As the four lead frames 12 for die-bonding the pellets 11, common parts having the same shape or symmetrical shapes were used. However, if four power transistors are arranged in this way and resin-sealed, two pellets at both ends
Has sufficient heat dissipation efficiency, but the two pellets in the center 11
Is inadequate and prone to heat retention.
このため、従来のパワートランジスタアレイでは、両端
の素子に比べ中央よりの素子の方が温度が高くなって、
特性に偏差を生じたり、熱的ストレスにより素子の劣化
が早くなるという問題が生じていた。Therefore, in the conventional power transistor array, the temperature of the elements at the center is higher than that of the elements at both ends,
There have been problems such as deviation in characteristics and rapid deterioration of the element due to thermal stress.
また、このような問題点は、パワートランジスタアレイ
に限らず、全ての半導体素子アレイに共通するものであ
る。Further, such a problem is not limited to the power transistor array and is common to all semiconductor element arrays.
［課題を解決するための手段］ 上記問題を解決するために、本考案は、独立した半導体
素子を構成するペレットを複数一組としてパッケージに
封止した半導体装置において、各ペレットをダイボンデ
ィングするリードフレームのランド部が、配置中央側の
ものを端部のものに比べて熱容量が大きい形状に形成し
たことを特徴としている。[Means for Solving the Problem] In order to solve the above problems, the present invention is a semiconductor device in which a plurality of pellets constituting an independent semiconductor element are sealed in a package, and each pellet is die-bonded. The land portion of the lead frame is characterized in that the one on the center side of the arrangement has a larger heat capacity than the one on the end portion.
［作用］ ペレット上の素子が発する熱の多くは、ダイボンディン
グされたリードフレームのランド部に伝わり、さらにパ
ッケージを介して外部に放散される。ただし、通常は、
パッケージ内の中央側に配置された素子は、同様に発熱
する素子によって両側を挟まれているため、放熱効率が
悪くなり熱がこもり易くなる。[Operation] Most of the heat generated by the element on the pellet is transmitted to the land portion of the die-bonded lead frame, and is further radiated to the outside through the package. However, normally,
The element arranged on the center side in the package has both sides sandwiched by elements which similarly generate heat, so that the heat radiation efficiency is deteriorated and heat is easily accumulated.
しかし、本考案では、リードフレームのランド部が、配
置中央側のものほど熱容量が大きくなるように形成され
ている。このため、中央側に配置された素子は、ランド
部での放熱効率が向上し、全体として両側方の素子との
間で熱的に不均衡がなくなる。However, in the present invention, the land portion of the lead frame is formed such that the heat capacity increases toward the center of the arrangement. Therefore, the element arranged on the center side has improved heat dissipation efficiency in the land portion, and as a whole, the thermal imbalance between the elements on both sides is eliminated.
従って、本考案の半導体装置は、半導体素子アレイを構
成する各素子が常にほぼ一定の温度となるため、それぞ
れの特性に相違が生じたり、一部の素子のみの劣化が早
くなるようなことがなくなる。Therefore, in the semiconductor device of the present invention, since each element constituting the semiconductor element array always has a substantially constant temperature, the characteristics of each element may be different, or only some elements may be deteriorated quickly. Disappear.
なお、リードフレームのランド部の熱容量を大きくする
には、このランド部の面積を増加する他、リードフレー
ムを厚くするようにしてもよい。ただし、一部のリード
フレームの厚さだけを厚くするのは、量産性の上で必ず
しも好適とは言えない。In order to increase the heat capacity of the land portion of the lead frame, the area of the land portion may be increased and the lead frame may be thickened. However, increasing the thickness of only a part of the lead frame is not necessarily preferable in terms of mass productivity.
［実施例］ 以下、図面を参照しながら、本考案の実施例を詳述す
る。Embodiments Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は、本考案の一実施例に係るトランジスタアレイ
の部分断面斜視図、第２図は、同じトランジスタアレイ
におけるリードフレームの配置を示す平面図である。な
お、ここでは、４個のパワートランジスタを有するトラ
ンジスタアレイについて示す。FIG. 1 is a partial cross-sectional perspective view of a transistor array according to an embodiment of the present invention, and FIG. 2 is a plan view showing an arrangement of lead frames in the same transistor array. Here, a transistor array having four power transistors is shown.
パワートランジスタを構成する４個のペレット１は、４
個のリードフレーム２のランド部2a上にそれぞれダイボ
ンディスングされている。そして、これらのリードフレ
ーム２は、リード部2bが平行となるように横並びに配置
されている。The four pellets 1 that make up the power transistor are 4
Die bonding is performed on the lands 2a of the individual lead frames 2. The lead frames 2 are arranged side by side so that the lead portions 2b are parallel to each other.
上記リードフレーム２は、中央側に配置された２個のリ
ードフレーム２が、両側のリードフレーム２に比べてラ
ンド部2aの面積の大きいものを使用している。そして、
この面積比は、長さの次元で1.1倍〜1.3倍程度としてい
る。このため、中央側のリードフレーム２は、両側リー
ドフレーム２に比べ、ランド部2aがリード部2bとは反対
側に突出したものとなる。As the lead frame 2, the two lead frames 2 arranged on the center side have larger land portions 2a than the lead frames 2 on both sides. And
This area ratio is about 1.1 to 1.3 times in the dimension of length. Therefore, in the lead frame 2 on the center side, the land portions 2a project to the opposite side to the lead portions 2b as compared with the lead frame 2 on both sides.
また、上記各リードフレーム２の側方には、４個の直線
状のリードフレーム３がそれそれ配置され、各ペレット
１がそれぞれワイヤボンディングによって接続されてい
る。さらに、両側の２個のリードフレーム２の側方に
は、２個の鍵型形状のリードフレーム４が配置され、こ
のリードフレーム４の鍵型部4aでリードフレーム２のラ
ンド部2aを囲むようになっている。そして、このリード
フレーム４の１個について２個のペレット１がそれぞれ
ワイヤボンディングによって接続されている。Further, four linear lead frames 3 are arranged on the side of each lead frame 2, and the pellets 1 are connected by wire bonding. Further, two key-shaped lead frames 4 are arranged on the sides of the two lead frames 2 on both sides, and the key-shaped portion 4a of the lead frame 4 surrounds the land portion 2a of the lead frame 2. It has become. Two pellets 1 are connected to each of the lead frames 4 by wire bonding.
なお、各リードフレーム2,3,4は、銅の表面にニッケル
メッキした熱伝導度及び導電率の高い材質によって構成
されている。Each of the lead frames 2, 3, 4 is made of a material having a high thermal conductivity and a high conductivity, which is obtained by plating the surface of copper with nickel.
上記ペレット１及びリードフレーム2,3,4は、高い熱伝
導度を有するエポキシ樹脂の樹脂パッケージ５によって
封止されて、１個のトランジスタアレイを形成してい
る。The pellet 1 and the lead frames 2, 3, 4 are sealed by a resin package 5 of epoxy resin having high thermal conductivity to form one transistor array.
上記トランジスタアレイを回路の出力段に使用した場
合、各パワートランジスタには、500mA〜数Ａの程度の
電流が流れ、多くのジュール熱が発生する。When the above transistor array is used in the output stage of the circuit, a current of about 500 mA to several A flows through each power transistor, and a large amount of Joule heat is generated.
ここで、各ペレット１上のパワートランジスタが発する
熱の多くは、ダイボンディングされたリードフレーム２
のランド部2aに伝わり、さらに樹脂パッケージ５を介し
て外部に放散される。ただし、通常は、樹脂パッケージ
５内の中央側に配置されたペレット１が同様に発熱する
ペレット１によって両側を挟まれているために、放熱効
率が悪くなり熱がこもり易くなる。Here, most of the heat generated by the power transistor on each pellet 1 is die-bonded to the lead frame 2
Is transmitted to the land portion 2a, and is further radiated to the outside through the resin package 5. However, since the pellets 1 arranged on the center side in the resin package 5 are normally sandwiched on both sides by the pellets 1 that similarly generate heat, the heat radiation efficiency is deteriorated and the heat is easily accumulated.
しかし、本実施例では、リードフレーム２のランド部2a
が配置中央側のものが端部のものに比べて面積が大きく
なるように形成され、従って、熱容量も大きくなる。こ
のため、中央側に配置されたペレット１では、ランド部
2aによる放熱効率が向上し、全体として両側方のペレッ
ト１との間で熱的な不均衡がなくなる。However, in this embodiment, the land portion 2a of the lead frame 2 is
Is formed such that the area on the center side of the arrangement has a larger area than that on the ends, and therefore the heat capacity also increases. Therefore, in the pellet 1 arranged on the center side, the land portion is
The heat dissipation efficiency by the 2a is improved, and the thermal imbalance between the pellets 1 on both sides as a whole is eliminated.
従って、本実施例のトランジスタアレイは、各ペレット
１上のパワートランジスタが常にほぼ一定の温度環境と
なるため、それぞれの特性に相違が生じたり、一部のパ
ワートランジスタのみの劣化が早くなるようなことがな
くなる。Therefore, in the transistor array of the present embodiment, the power transistors on each pellet 1 are always in a substantially constant temperature environment, so that the respective characteristics are different, and only some of the power transistors deteriorate faster. Will disappear.
［考案の効果］ 以上の説明から明らかなように、本考案によれば、配置
中央側の素子での放熱効率がよくなるので、各素子の熱
的な不均衡がなくなる。[Effects of the Invention] As is clear from the above description, according to the present invention, the heat dissipation efficiency of the elements on the center side of the arrangement is improved, and the thermal imbalance of the elements is eliminated.
従って、本考案の半導体装置は、半導体素子アレイを構
成する各素子が常にほぼ一定の温度となるため、それぞ
れの特性に相違が生じたり、一部の素子のみの劣化が早
くなり、素子アレイの寿命が短くないという効果を奏す
る。Therefore, in the semiconductor device of the present invention, since the respective elements constituting the semiconductor element array are constantly kept at a substantially constant temperature, the characteristics of the respective elements are different from each other, or only some of the elements are deteriorated quickly, and It has an effect that the life is not short.
第１図は、本考案の一実施例に係るトランジスタアレイ
の部分断面斜視図、第２図は、同じくトランジスタアレ
イにおけるリードフレームの配置を示す平面図、第３図
は、従来例のトランジスタアレイの部分断面斜視図、第
４図は、同じく従来例のトランジスタアレイにおけるリ
ードフレームの配置を示す平面図である。 １…ペレット、２…リードフレーム、2a…ランド部、５
…パッケージ。FIG. 1 is a partial cross-sectional perspective view of a transistor array according to an embodiment of the present invention, FIG. 2 is a plan view showing the arrangement of lead frames in the transistor array, and FIG. 3 is a conventional transistor array. FIG. 4 is a partial cross-sectional perspective view and FIG. 4 is a plan view showing the arrangement of lead frames in the transistor array of the conventional example. 1 ... Pellet, 2 ... Lead frame, 2a ... Land part, 5
…package.
Claims (1)
複数一組としてパッケージに封止した半導体装置におい
て、 各ペレットをダイボンディングするリードフレームのラ
ンド部が、配置中央側のものが端部のランド部に比べて
熱容量の大きい形状に形成されたことを特徴とする半導
体装置。1. In a semiconductor device in which a plurality of pellets constituting independent semiconductor elements are sealed in a package, a land portion of a lead frame for die-bonding the pellets has an end portion at the center side of the arrangement. A semiconductor device, which is formed in a shape having a larger heat capacity than that of a land portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989112645U JPH0741164Y2 (en) | 1989-09-26 | 1989-09-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989112645U JPH0741164Y2 (en) | 1989-09-26 | 1989-09-26 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0351849U JPH0351849U (en) | 1991-05-20 |
| JPH0741164Y2 true JPH0741164Y2 (en) | 1995-09-20 |
Family
ID=31661088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989112645U Expired - Lifetime JPH0741164Y2 (en) | 1989-09-26 | 1989-09-26 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0741164Y2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103339724A (en) * | 2011-02-09 | 2013-10-02 | 三菱电机株式会社 | power semiconductor module |
| US9888613B2 (en) | 2010-11-02 | 2018-02-06 | Mitsubishi Electric Corporation | Power module for electric power steering and electric power steering drive control apparatus using the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151055A (en) * | 1986-12-16 | 1988-06-23 | Matsushita Electronics Corp | Composite type semiconductor device |
| JPH0754841B2 (en) * | 1987-04-13 | 1995-06-07 | サンケン電気株式会社 | Insulator-sealed circuit device |
-
1989
- 1989-09-26 JP JP1989112645U patent/JPH0741164Y2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9888613B2 (en) | 2010-11-02 | 2018-02-06 | Mitsubishi Electric Corporation | Power module for electric power steering and electric power steering drive control apparatus using the same |
| CN103339724A (en) * | 2011-02-09 | 2013-10-02 | 三菱电机株式会社 | power semiconductor module |
| CN103339724B (en) * | 2011-02-09 | 2016-03-02 | 三菱电机株式会社 | power semiconductor module |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351849U (en) | 1991-05-20 |
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