JPH07335774A - ＢｉＭＯＳ半導体装置及びその製造方法 - Google Patents
ＢｉＭＯＳ半導体装置及びその製造方法Info
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- JPH07335774A JPH07335774A JP6145671A JP14567194A JPH07335774A JP H07335774 A JPH07335774 A JP H07335774A JP 6145671 A JP6145671 A JP 6145671A JP 14567194 A JP14567194 A JP 14567194A JP H07335774 A JPH07335774 A JP H07335774A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 バイポーラトランジスタ部の電流駆動能力等
を低下させず、且つＭＯＳトランジスタ部に高抵抗領域
を設けるにも拘らず、製造コストを低くする。 【構成】 バイポーラトランジスタ６２のエミッタの一
部と高抵抗負荷型ＳＲＡＭ６１の配線とを同一層の多結
晶Ｓｉ層５３で形成するが、高抵抗負荷型ＳＲＡＭ６１
の配線のうちで抵抗素子にすべき部分は、膜厚方向の一
部にＳｉＯ2 層６５を形成して、膜厚が薄い多結晶Ｓｉ
層５３ａにする。このため、別個の層の多結晶Ｓｉ層を
形成する場合に比べて、製造工程が少なくてよいので製
造コストが低い。
を低下させず、且つＭＯＳトランジスタ部に高抵抗領域
を設けるにも拘らず、製造コストを低くする。 【構成】 バイポーラトランジスタ６２のエミッタの一
部と高抵抗負荷型ＳＲＡＭ６１の配線とを同一層の多結
晶Ｓｉ層５３で形成するが、高抵抗負荷型ＳＲＡＭ６１
の配線のうちで抵抗素子にすべき部分は、膜厚方向の一
部にＳｉＯ2 層６５を形成して、膜厚が薄い多結晶Ｓｉ
層５３ａにする。このため、別個の層の多結晶Ｓｉ層を
形成する場合に比べて、製造工程が少なくてよいので製
造コストが低い。
Description
【０００１】
【産業上の利用分野】本願の発明は、バイポーラトラン
ジスタ部とＭＯＳトランジスタ部とを含むＢｉＭＯＳ半
導体装置及びその製造方法に関するものである。
ジスタ部とＭＯＳトランジスタ部とを含むＢｉＭＯＳ半
導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】図４は、高抵抗負荷型ＳＲＡＭのメモリ
セルの等価回路を示している。このメモリセルのフリッ
プフロップ１１は、駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用の抵抗素子１４、１５とから成ってお
り、このフリップフロップ１１と転送用のＮＭＯＳトラ
ンジスタ１６、１７とでメモリセルが構成されている。
セルの等価回路を示している。このメモリセルのフリッ
プフロップ１１は、駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用の抵抗素子１４、１５とから成ってお
り、このフリップフロップ１１と転送用のＮＭＯＳトラ
ンジスタ１６、１７とでメモリセルが構成されている。
【０００３】ＮＭＯＳトランジスタ１２、１３のソース
には接地線２１が接続されており、抵抗素子１４、１５
には電源線２２が接続されている。また、ワード線２３
がＮＭＯＳトランジスタ１６、１７のゲート配線になっ
ており、これらのＮＭＯＳトランジスタ１６、１７の各
々の一方のソース／ドレインに真補のビット線２４、２
５が接続されている。
には接地線２１が接続されており、抵抗素子１４、１５
には電源線２２が接続されている。また、ワード線２３
がＮＭＯＳトランジスタ１６、１７のゲート配線になっ
ており、これらのＮＭＯＳトランジスタ１６、１７の各
々の一方のソース／ドレインに真補のビット線２４、２
５が接続されている。
【０００４】図５は、図４に示した高抵抗負荷型ＳＲＡ
Ｍとバイポーラトランジスタとを含むＢｉＭＯＳ半導体
装置の一従来例を示している。この一従来例を製造する
ためには、図６（ａ）に示す様に、Ｐ型のＳｉ基板３１
にボロン及びリンを夫々選択的にイオン注入して、Ｐウ
ェル３２とバイポーラトランジスタのコレタクになるＮ
ウェル３３とを形成する。
Ｍとバイポーラトランジスタとを含むＢｉＭＯＳ半導体
装置の一従来例を示している。この一従来例を製造する
ためには、図６（ａ）に示す様に、Ｐ型のＳｉ基板３１
にボロン及びリンを夫々選択的にイオン注入して、Ｐウ
ェル３２とバイポーラトランジスタのコレタクになるＮ
ウェル３３とを形成する。
【０００５】その後、膜厚が４００ｎｍ程度のＳｉＯ2
膜３４をＬＯＣＯＳ法で形成して素子分離領域を区画
し、膜厚が１６ｎｍ程度のＳｉＯ2 膜３５を素子活性領
域の表面に形成してゲート酸化膜とする。そして、膜厚
が１５０ｎｍ程度でありリンをドープした多結晶Ｓｉ層
と膜厚が１５０ｎｍ程度であるＷＳｉ2 層とを順次に全
面に堆積させてポリサイド層３６を形成し、このポリサ
イド層３６をＮＭＯＳトランジスタ１２、１３のゲート
配線及びワード線２３等のパターンに加工する。
膜３４をＬＯＣＯＳ法で形成して素子分離領域を区画
し、膜厚が１６ｎｍ程度のＳｉＯ2 膜３５を素子活性領
域の表面に形成してゲート酸化膜とする。そして、膜厚
が１５０ｎｍ程度でありリンをドープした多結晶Ｓｉ層
と膜厚が１５０ｎｍ程度であるＷＳｉ2 層とを順次に全
面に堆積させてポリサイド層３６を形成し、このポリサ
イド層３６をＮＭＯＳトランジスタ１２、１３のゲート
配線及びワード線２３等のパターンに加工する。
【０００６】次に、図６（ｂ）に示す様に、所定のパタ
ーンのレジスト（図示せず）とＳｉＯ2 膜３４とをマス
クにしてボロンをイオン注入して、バイポーラトランジ
スタのベースになるＰ拡散層３７をＮウェル３３に形成
する。
ーンのレジスト（図示せず）とＳｉＯ2 膜３４とをマス
クにしてボロンをイオン注入して、バイポーラトランジ
スタのベースになるＰ拡散層３７をＮウェル３３に形成
する。
【０００７】その後、所定のパターンのレジスト（図示
せず）とポリサイド層３６及びＳｉＯ2 膜３４とをマス
クにして、３０ｋｅＶの加速エネルギー及び５×１０15
ｃｍ-2のドーズ量でヒ素をイオン注入して、ＮＭＯＳト
ランジスタ１２、１３、１６、１７のソース／ドレイン
になるＮ+ 拡散層４１をＰウェル３２に形成すると共
に、バイポーラトランジスタのコレクタ電極取り出し領
域になるＮ+ 拡散層（図示せず）をＮウェル３３に形成
する。
せず）とポリサイド層３６及びＳｉＯ2 膜３４とをマス
クにして、３０ｋｅＶの加速エネルギー及び５×１０15
ｃｍ-2のドーズ量でヒ素をイオン注入して、ＮＭＯＳト
ランジスタ１２、１３、１６、１７のソース／ドレイン
になるＮ+ 拡散層４１をＰウェル３２に形成すると共
に、バイポーラトランジスタのコレクタ電極取り出し領
域になるＮ+ 拡散層（図示せず）をＮウェル３３に形成
する。
【０００８】次に、図６（ｃ）に示す様に、膜厚が１５
０ｎｍ程度であるＳｉＯ2 層４２を層間絶縁膜として全
面に堆積させ、ＮＭＯＳトランジスタ１２、１３のソー
スになるＮ+ 拡散層４１に達する接続孔４３をＳｉＯ2
層４２等に形成する。そして、膜厚が１００ｎｍ程度で
ありリンをドープした多結晶Ｓｉ層と膜厚が１００ｎｍ
程度であるＷＳｉ2 層とを順次に全面に堆積させてポリ
サイド層４４を形成し、このポリサイド層４４を接地線
２１のパターンに加工する。
０ｎｍ程度であるＳｉＯ2 層４２を層間絶縁膜として全
面に堆積させ、ＮＭＯＳトランジスタ１２、１３のソー
スになるＮ+ 拡散層４１に達する接続孔４３をＳｉＯ2
層４２等に形成する。そして、膜厚が１００ｎｍ程度で
ありリンをドープした多結晶Ｓｉ層と膜厚が１００ｎｍ
程度であるＷＳｉ2 層とを順次に全面に堆積させてポリ
サイド層４４を形成し、このポリサイド層４４を接地線
２１のパターンに加工する。
【０００９】次に、図７（ａ）に示す様に、膜厚が１０
０ｎｍ程度であるＳｉＯ2 層４５を層間絶縁膜として全
面に堆積させ、ＮＭＯＳトランジスタ１２、１３のドレ
イン及びＮＭＯＳトランジスタ１６、１７の他方のソー
ス／ドレインになるＮ+ 拡散層４１とＮＭＯＳトランジ
スタ１３、１２のゲート配線になるポリサイド層３６と
の両方に達する接続孔４６をＳｉＯ2 層４５、４２等に
形成する。
０ｎｍ程度であるＳｉＯ2 層４５を層間絶縁膜として全
面に堆積させ、ＮＭＯＳトランジスタ１２、１３のドレ
イン及びＮＭＯＳトランジスタ１６、１７の他方のソー
ス／ドレインになるＮ+ 拡散層４１とＮＭＯＳトランジ
スタ１３、１２のゲート配線になるポリサイド層３６と
の両方に達する接続孔４６をＳｉＯ2 層４５、４２等に
形成する。
【００１０】その後、膜厚が５０ｎｍ程度である多結晶
Ｓｉ層４７を全面に堆積させ、この多結晶Ｓｉ層４７を
抵抗素子１４、１５及び電源線２２のパターンに加工す
る。そして、所定のパターンのレジスト（図示せず）を
マスクにして、多結晶Ｓｉ層４７のうちで抵抗素子１
４、１５とＮ+ 拡散層４１との接続部及び電源線２２の
部分に、３０ｋｅＶの加速エネルギー及び３×１０15ｃ
ｍ-2のドーズ量でヒ素をイオン注入する。
Ｓｉ層４７を全面に堆積させ、この多結晶Ｓｉ層４７を
抵抗素子１４、１５及び電源線２２のパターンに加工す
る。そして、所定のパターンのレジスト（図示せず）を
マスクにして、多結晶Ｓｉ層４７のうちで抵抗素子１
４、１５とＮ+ 拡散層４１との接続部及び電源線２２の
部分に、３０ｋｅＶの加速エネルギー及び３×１０15ｃ
ｍ-2のドーズ量でヒ素をイオン注入する。
【００１１】次に、図７（ｂ）に示す様に、膜厚が１０
０ｎｍ程度であるＳｉＯ2 層５１を層間絶縁膜として全
面に堆積させ、Ｐ拡散層３７に達する接続孔５２をＳｉ
Ｏ2層５１、４５、４２等に形成する。そして、膜厚が
１２０ｎｍ程度である多結晶Ｓｉ層５３を全面に堆積さ
せ、この多結晶Ｓｉ層５３をバイポーラトランジスタの
エミッタのパターンに加工する。
０ｎｍ程度であるＳｉＯ2 層５１を層間絶縁膜として全
面に堆積させ、Ｐ拡散層３７に達する接続孔５２をＳｉ
Ｏ2層５１、４５、４２等に形成する。そして、膜厚が
１２０ｎｍ程度である多結晶Ｓｉ層５３を全面に堆積さ
せ、この多結晶Ｓｉ層５３をバイポーラトランジスタの
エミッタのパターンに加工する。
【００１２】その後、３０ｋｅＶの加速エネルギー及び
３×１０15ｃｍ-2のドーズ量で、多結晶Ｓｉ層５３にヒ
素をイオン注入する。そして、熱処理で多結晶Ｓｉ層５
３からヒ素を拡散させて、バイポーラトランジスタのエ
ミッタの一部になるＮ+ 拡散層５４をＰ拡散層３７に形
成する。
３×１０15ｃｍ-2のドーズ量で、多結晶Ｓｉ層５３にヒ
素をイオン注入する。そして、熱処理で多結晶Ｓｉ層５
３からヒ素を拡散させて、バイポーラトランジスタのエ
ミッタの一部になるＮ+ 拡散層５４をＰ拡散層３７に形
成する。
【００１３】次に、図５に示した様に、層間絶縁膜５５
を平坦に形成し、多結晶Ｓｉ層５３に達する接続孔５６
とＮＭＯＳトランジスタ１６、１７の一方のソース／ド
レインであるＮ+ 拡散層４１に達する接続孔（図示せ
ず）とを、層間絶縁膜５５等に形成する。
を平坦に形成し、多結晶Ｓｉ層５３に達する接続孔５６
とＮＭＯＳトランジスタ１６、１７の一方のソース／ド
レインであるＮ+ 拡散層４１に達する接続孔（図示せ
ず）とを、層間絶縁膜５５等に形成する。
【００１４】そして、Ａｌ層５７を全面に堆積させ、エ
ミッタ直列抵抗を低下させるためのエミッタ電極及びビ
ット線２４、２５等のパターンにＡｌ層５７を加工し
て、高抵抗負荷型ＳＲＡＭ６１とバイポーラトランジス
タ６２とを形成する。その後、表面保護膜（図示せず）
等を形成して、ＢｉＭＯＳ半導体装置６３を完成させ
る。
ミッタ直列抵抗を低下させるためのエミッタ電極及びビ
ット線２４、２５等のパターンにＡｌ層５７を加工し
て、高抵抗負荷型ＳＲＡＭ６１とバイポーラトランジス
タ６２とを形成する。その後、表面保護膜（図示せず）
等を形成して、ＢｉＭＯＳ半導体装置６３を完成させ
る。
【００１５】
【発明が解決しようとする課題】ところで、ポリサイド
層３６、４４及び多結晶Ｓｉ層４７の何れかでエミッタ
をも形成すれば、多結晶Ｓｉ層５３が不要になり、製造
工程が少なくなって製造コストが低くなるので、このこ
とが従来から検討されてきた。
層３６、４４及び多結晶Ｓｉ層４７の何れかでエミッタ
をも形成すれば、多結晶Ｓｉ層５３が不要になり、製造
工程が少なくなって製造コストが低くなるので、このこ
とが従来から検討されてきた。
【００１６】しかし、ポリサイド層では、ポリサイド層
を構成している多結晶Ｓｉ層中の不純物が多結晶Ｓｉ層
とシリサイド層との界面やシリサイド層中に偏析するこ
とによる不純物の再分布が一般に生じて、多結晶Ｓｉ層
の抵抗値が高くなる。このため、ポリサイド層３６、４
４でエミッタをも形成すると、エミッタ直列抵抗が増大
して、バイポーラトランジスタの電流駆動能力が低下す
る。
を構成している多結晶Ｓｉ層中の不純物が多結晶Ｓｉ層
とシリサイド層との界面やシリサイド層中に偏析するこ
とによる不純物の再分布が一般に生じて、多結晶Ｓｉ層
の抵抗値が高くなる。このため、ポリサイド層３６、４
４でエミッタをも形成すると、エミッタ直列抵抗が増大
して、バイポーラトランジスタの電流駆動能力が低下す
る。
【００１７】また、多結晶Ｓｉ層４７は抵抗素子１４、
１５をも形成するために用いられているので、抵抗値を
高くするために、多結晶Ｓｉ層４７の膜厚は通常は数十
ｎｍ程度と薄い。一方、多結晶Ｓｉ層５３上には接続孔
５６を形成するので、そのエッチングによって多結晶Ｓ
ｉ層５３がなくならない様に、多結晶Ｓｉ層５３の膜厚
は１００ｎｍ程度よりも厚くする必要がある。従って、
多結晶Ｓｉ層４７、５３に対する要求が互いに矛盾して
おり、これらの一方で他方を兼ねることはできなかっ
た。
１５をも形成するために用いられているので、抵抗値を
高くするために、多結晶Ｓｉ層４７の膜厚は通常は数十
ｎｍ程度と薄い。一方、多結晶Ｓｉ層５３上には接続孔
５６を形成するので、そのエッチングによって多結晶Ｓ
ｉ層５３がなくならない様に、多結晶Ｓｉ層５３の膜厚
は１００ｎｍ程度よりも厚くする必要がある。従って、
多結晶Ｓｉ層４７、５３に対する要求が互いに矛盾して
おり、これらの一方で他方を兼ねることはできなかっ
た。
【００１８】
【課題を解決するための手段】請求項１のＢｉＭＯＳ半
導体装置６３は、バイポーラトランジスタ部６２のエミ
ッタの一部になっており膜厚が相対的に厚い第１の半導
体層５３と、ＭＯＳトランジスタ部６１の配線になって
おり少なくとも一部の領域５３ａの膜厚が相対的に薄い
第２の半導体層５３とが、同一層の半導体層５３から形
成されていることを特徴としている。
導体装置６３は、バイポーラトランジスタ部６２のエミ
ッタの一部になっており膜厚が相対的に厚い第１の半導
体層５３と、ＭＯＳトランジスタ部６１の配線になって
おり少なくとも一部の領域５３ａの膜厚が相対的に薄い
第２の半導体層５３とが、同一層の半導体層５３から形
成されていることを特徴としている。
【００１９】請求項２のＢｉＭＯＳ半導体装置６３の製
造方法は、バイポーラトランジスタ部６２のエミッタの
一部とＭＯＳトランジスタ部６１の配線とのパターン
に、同一層の半導体層５３を加工する工程と、前記半導
体層５３のうちで前記配線にすべき部分の少なくとも一
部の領域５３ａにおける膜厚方向の一部を酸化する工程
とを有することを特徴としている。
造方法は、バイポーラトランジスタ部６２のエミッタの
一部とＭＯＳトランジスタ部６１の配線とのパターン
に、同一層の半導体層５３を加工する工程と、前記半導
体層５３のうちで前記配線にすべき部分の少なくとも一
部の領域５３ａにおける膜厚方向の一部を酸化する工程
とを有することを特徴としている。
【００２０】請求項３のＢｉＭＯＳ半導体装置６３の製
造方法は、請求項２のＢｉＭＯＳ半導体装置６３の製造
方法において、前記半導体層５３のうちで前記一部の領
域５３ａ以外の領域をマスク層６４で覆う工程と、前記
マスク層６４をマスクにして前記酸化を行う工程とを有
することを特徴としている。
造方法は、請求項２のＢｉＭＯＳ半導体装置６３の製造
方法において、前記半導体層５３のうちで前記一部の領
域５３ａ以外の領域をマスク層６４で覆う工程と、前記
マスク層６４をマスクにして前記酸化を行う工程とを有
することを特徴としている。
【００２１】請求項４のＢｉＭＯＳ半導体装置６３の製
造方法は、請求項３のＢｉＭＯＳ半導体装置６３の製造
方法において、前記酸化で形成した酸化膜６５をマスク
にして、前記半導体層５３に不純物を導入する工程を有
することを特徴としている。
造方法は、請求項３のＢｉＭＯＳ半導体装置６３の製造
方法において、前記酸化で形成した酸化膜６５をマスク
にして、前記半導体層５３に不純物を導入する工程を有
することを特徴としている。
【００２２】請求項５のＢｉＭＯＳ半導体装置６３の製
造方法は、バイポーラトランジスタ部６２のエミッタの
一部とＭＯＳトランジスタ部６１の配線とのパターン
に、同一層の半導体層５３を加工する工程と、前記半導
体層５３のうちで前記配線にすべき部分の少なくとも一
部の領域５３ａにおける膜厚方向の一部をエッチングす
る工程とを有することを特徴としている。
造方法は、バイポーラトランジスタ部６２のエミッタの
一部とＭＯＳトランジスタ部６１の配線とのパターン
に、同一層の半導体層５３を加工する工程と、前記半導
体層５３のうちで前記配線にすべき部分の少なくとも一
部の領域５３ａにおける膜厚方向の一部をエッチングす
る工程とを有することを特徴としている。
【００２３】
【作用】請求項１のＢｉＭＯＳ半導体装置６３では、バ
イポーラトランジスタ部６２のエミッタの一部になって
いるのが半導体層５３であってポリサイド層ではないの
で、不純物の再分布に起因するエミッタ直列抵抗の増大
がなく、また、エミッタの一部になっている半導体層５
３の膜厚が相対的に厚いので、エミッタ電極５７用の接
続孔５６が形成されていてもエミッタが確実に残ってい
る。
イポーラトランジスタ部６２のエミッタの一部になって
いるのが半導体層５３であってポリサイド層ではないの
で、不純物の再分布に起因するエミッタ直列抵抗の増大
がなく、また、エミッタの一部になっている半導体層５
３の膜厚が相対的に厚いので、エミッタ電極５７用の接
続孔５６が形成されていてもエミッタが確実に残ってい
る。
【００２４】更に、ＭＯＳトランジスタ部６１の配線に
なっている半導体層５３のうちで少なくとも一部の領域
５３ａの膜厚が相対的に薄いので、この一部の領域５３
ａの抵抗値が相対的に高い。しかも、エミッタの一部に
なっている半導体層５３と配線になっている半導体層５
３とが同一層の半導体層５３から形成されているので、
製造工程が少なくてよい。
なっている半導体層５３のうちで少なくとも一部の領域
５３ａの膜厚が相対的に薄いので、この一部の領域５３
ａの抵抗値が相対的に高い。しかも、エミッタの一部に
なっている半導体層５３と配線になっている半導体層５
３とが同一層の半導体層５３から形成されているので、
製造工程が少なくてよい。
【００２５】請求項２のＢｉＭＯＳ半導体装置６３の製
造方法では、ポリサイド層ではなく半導体層５３でバイ
ポーラトランジスタ部６２のエミッタの一部を形成して
いるので、不純物の再分布に起因するエミッタ直列抵抗
の増大がない。
造方法では、ポリサイド層ではなく半導体層５３でバイ
ポーラトランジスタ部６２のエミッタの一部を形成して
いるので、不純物の再分布に起因するエミッタ直列抵抗
の増大がない。
【００２６】また、同一層の半導体層５３のうちでＭＯ
Ｓトランジスタ部６１の配線にすべき部分の少なくとも
一部の領域５３ａにおける膜厚方向の一部を酸化してい
るので、エミッタの一部にすべき半導体層５３の膜厚が
相対的に厚くなり、配線にすべき部分の少なくとも一部
の領域５３ａにおける膜厚が相対的に薄くなる。
Ｓトランジスタ部６１の配線にすべき部分の少なくとも
一部の領域５３ａにおける膜厚方向の一部を酸化してい
るので、エミッタの一部にすべき半導体層５３の膜厚が
相対的に厚くなり、配線にすべき部分の少なくとも一部
の領域５３ａにおける膜厚が相対的に薄くなる。
【００２７】このため、エミッタ電極５７用の接続孔５
６を形成してもエミッタが確実に残ると共に、配線にす
べき部分の少なくとも一部の領域５３ａの抵抗値が相対
的に高くなる。しかも、エミッタの一部と配線とを同一
層の半導体層５３から形成しているので、製造工程が少
ない。
６を形成してもエミッタが確実に残ると共に、配線にす
べき部分の少なくとも一部の領域５３ａの抵抗値が相対
的に高くなる。しかも、エミッタの一部と配線とを同一
層の半導体層５３から形成しているので、製造工程が少
ない。
【００２８】請求項３のＢｉＭＯＳ半導体装置６３の製
造方法では、半導体層５３のうちでＭＯＳトランジスタ
部６１の配線にすべき部分の少なくとも一部の領域５３
ａ以外の領域を覆うマスク層６４をマスクにして酸化を
行っているので、半導体層５３のうちで所望の領域のみ
を選択的に酸化することができる。
造方法では、半導体層５３のうちでＭＯＳトランジスタ
部６１の配線にすべき部分の少なくとも一部の領域５３
ａ以外の領域を覆うマスク層６４をマスクにして酸化を
行っているので、半導体層５３のうちで所望の領域のみ
を選択的に酸化することができる。
【００２９】請求項４のＢｉＭＯＳ半導体装置６３の製
造方法では、半導体層５３に形成した酸化膜６５をマス
クにしてこの半導体層５３に不純物を導入しており、こ
の導入のために新たなマスク層を必要としていないの
で、酸化膜６５を形成するためにマスク層６４を形成し
ているにも拘らず、全体的な工程は増加していない。
造方法では、半導体層５３に形成した酸化膜６５をマス
クにしてこの半導体層５３に不純物を導入しており、こ
の導入のために新たなマスク層を必要としていないの
で、酸化膜６５を形成するためにマスク層６４を形成し
ているにも拘らず、全体的な工程は増加していない。
【００３０】請求項５のＢｉＭＯＳ半導体装置６３の製
造方法では、ポリサイド層ではなく半導体層５３でバイ
ポーラトランジスタ部６２のエミッタの一部を形成して
いるので、不純物の再分布に起因するエミッタ直列抵抗
の増大がない。
造方法では、ポリサイド層ではなく半導体層５３でバイ
ポーラトランジスタ部６２のエミッタの一部を形成して
いるので、不純物の再分布に起因するエミッタ直列抵抗
の増大がない。
【００３１】また、同一層の半導体層５３のうちでＭＯ
Ｓトランジスタ部６１の配線にすべき部分の少なくとも
一部の領域５３ａにおける膜厚方向の一部をエッチング
しているので、エミッタの一部にすべき半導体層５３の
膜厚が相対的に厚くなり、配線にすべき部分の少なくと
も一部の領域５３ａにおける膜厚が相対的に薄くなる。
Ｓトランジスタ部６１の配線にすべき部分の少なくとも
一部の領域５３ａにおける膜厚方向の一部をエッチング
しているので、エミッタの一部にすべき半導体層５３の
膜厚が相対的に厚くなり、配線にすべき部分の少なくと
も一部の領域５３ａにおける膜厚が相対的に薄くなる。
【００３２】このため、エミッタ電極５７用の接続孔５
６を形成してもエミッタが確実に残ると共に、配線にす
べき部分の少なくとも一部の領域５３ａの抵抗値が相対
的に高くなる。しかも、エミッタの一部と配線とを同一
層の半導体層５３から形成しているので、製造工程が少
ない。
６を形成してもエミッタが確実に残ると共に、配線にす
べき部分の少なくとも一部の領域５３ａの抵抗値が相対
的に高くなる。しかも、エミッタの一部と配線とを同一
層の半導体層５３から形成しているので、製造工程が少
ない。
【００３３】
【実施例】以下、高抵抗負荷型ＳＲＡＭとバイポーラト
ランジスタとを含むＢｉＭＯＳ半導体装置に適用した本
願の発明の一実施例を、図１〜４を参照しながら説明す
る。なお、図５〜７に示した一従来例と対応する構成部
分には、同一の符号を付してある。
ランジスタとを含むＢｉＭＯＳ半導体装置に適用した本
願の発明の一実施例を、図１〜４を参照しながら説明す
る。なお、図５〜７に示した一従来例と対応する構成部
分には、同一の符号を付してある。
【００３４】図１が本実施例を示しているが、本実施例
の製造に際しても、図２（ａ）〜（ｃ）に示す様に、ポ
リサイド層４４で接地線２１を形成し、図３（ａ）に示
す様に、層間絶縁膜としてＳｉＯ2 層４５を全面に堆積
させるまでは、上述の一従来例と実質的に同様の工程を
実行する。
の製造に際しても、図２（ａ）〜（ｃ）に示す様に、ポ
リサイド層４４で接地線２１を形成し、図３（ａ）に示
す様に、層間絶縁膜としてＳｉＯ2 層４５を全面に堆積
させるまでは、上述の一従来例と実質的に同様の工程を
実行する。
【００３５】しかし、本実施例では、図３（ａ）に示す
様に、その後、ＮＭＯＳトランジスタ１２、１３のドレ
イン及びＮＭＯＳトランジスタ１６、１７の他方のソー
ス／ドレインになるＮ+ 拡散層４１とＮＭＯＳトランジ
スタ１３、１２のゲート配線になるポリサイド層３６と
の両方に達する接続孔４６と、Ｐ拡散層３７に達する接
続孔５２とを、ＳｉＯ2 層４５、４２等に同時に形成す
る。
様に、その後、ＮＭＯＳトランジスタ１２、１３のドレ
イン及びＮＭＯＳトランジスタ１６、１７の他方のソー
ス／ドレインになるＮ+ 拡散層４１とＮＭＯＳトランジ
スタ１３、１２のゲート配線になるポリサイド層３６と
の両方に達する接続孔４６と、Ｐ拡散層３７に達する接
続孔５２とを、ＳｉＯ2 層４５、４２等に同時に形成す
る。
【００３６】そして、膜厚が１２０ｎｍ程度である多結
晶Ｓｉ層５３を全面に堆積させ、この多結晶Ｓｉ層５３
を抵抗素子１４、１５、電源線２２及びバイポーラトラ
ンジスタのエミッタのパターンに加工する。
晶Ｓｉ層５３を全面に堆積させ、この多結晶Ｓｉ層５３
を抵抗素子１４、１５、電源線２２及びバイポーラトラ
ンジスタのエミッタのパターンに加工する。
【００３７】次に、図３（ｂ）に示す様に、膜厚が２０
ｎｍ程度であるＳｉ3 Ｎ4 膜６４を全面に堆積させ、こ
のＳｉ3 Ｎ4 膜６４のうちで抵抗素子１４、１５を形成
すべき領域上の部分を除去する。そして、Ｓｉ3 Ｎ4 膜
６４をマスクにして、９５０℃の水蒸気雰囲気中で多結
晶Ｓｉ層５３を酸化する。
ｎｍ程度であるＳｉ3 Ｎ4 膜６４を全面に堆積させ、こ
のＳｉ3 Ｎ4 膜６４のうちで抵抗素子１４、１５を形成
すべき領域上の部分を除去する。そして、Ｓｉ3 Ｎ4 膜
６４をマスクにして、９５０℃の水蒸気雰囲気中で多結
晶Ｓｉ層５３を酸化する。
【００３８】この結果、Ｓｉ3 Ｎ4 膜６４が除去されて
いる部分に、膜厚が１２０ｎｍ程度であるＳｉＯ2 層６
５が形成され、多結晶Ｓｉ層５３のうちでＳｉＯ2 層６
５下の部分が、膜厚が５５ｎｍ程度である多結晶Ｓｉ層
５３ａになる。また、多結晶Ｓｉ層５３ａの線幅も、多
結晶Ｓｉ層５３よりも０．１μｍ程度だけ細い０．４μ
ｍ程度になる。
いる部分に、膜厚が１２０ｎｍ程度であるＳｉＯ2 層６
５が形成され、多結晶Ｓｉ層５３のうちでＳｉＯ2 層６
５下の部分が、膜厚が５５ｎｍ程度である多結晶Ｓｉ層
５３ａになる。また、多結晶Ｓｉ層５３ａの線幅も、多
結晶Ｓｉ層５３よりも０．１μｍ程度だけ細い０．４μ
ｍ程度になる。
【００３９】その後、５０ｋｅＶの加速エネルギー及び
３×１０15ｃｍ-2のドーズ量で、多結晶Ｓｉ層５３にヒ
素をイオン注入する。このイオン注入は全面に行うが、
上述の加速エネルギーでは、ヒ素はＳｉ3 Ｎ4 膜６４を
貫通するがＳｉＯ2 層６５は貫通しないので、このＳｉ
Ｏ2 層６５がマスクになる。
３×１０15ｃｍ-2のドーズ量で、多結晶Ｓｉ層５３にヒ
素をイオン注入する。このイオン注入は全面に行うが、
上述の加速エネルギーでは、ヒ素はＳｉ3 Ｎ4 膜６４を
貫通するがＳｉＯ2 層６５は貫通しないので、このＳｉ
Ｏ2 層６５がマスクになる。
【００４０】従って、多結晶Ｓｉ層５３のうちで、抵抗
素子１４、１５とＮ+ 拡散層４１との接続部、電源線２
２の部分及びバイポーラトランジスタのエミッタの部分
にのみ、ヒ素がイオン注入される。その後、熱処理で多
結晶Ｓｉ層５３からヒ素を拡散させて、バイポーラトラ
ンジスタのエミッタの一部になるＮ+ 拡散層５４をＰ拡
散層３７に形成する。
素子１４、１５とＮ+ 拡散層４１との接続部、電源線２
２の部分及びバイポーラトランジスタのエミッタの部分
にのみ、ヒ素がイオン注入される。その後、熱処理で多
結晶Ｓｉ層５３からヒ素を拡散させて、バイポーラトラ
ンジスタのエミッタの一部になるＮ+ 拡散層５４をＰ拡
散層３７に形成する。
【００４１】次に、図１に示した様に、層間絶縁膜５５
を平坦に形成し、バイポーラトランジスタのエミッタに
なる多結晶Ｓｉ層５３に達する接続孔５６とＮＭＯＳト
ランジスタ１６、１７の一方のソース／ドレインである
Ｎ+ 拡散層４１に達する接続孔（図示せず）とを、層間
絶縁膜５５及びＳｉ3 Ｎ4 膜６４等に形成する。
を平坦に形成し、バイポーラトランジスタのエミッタに
なる多結晶Ｓｉ層５３に達する接続孔５６とＮＭＯＳト
ランジスタ１６、１７の一方のソース／ドレインである
Ｎ+ 拡散層４１に達する接続孔（図示せず）とを、層間
絶縁膜５５及びＳｉ3 Ｎ4 膜６４等に形成する。
【００４２】そして、Ａｌ層５７を全面に堆積させ、エ
ミッタ直列抵抗を低下させるためのエミッタ電極及びビ
ット線２４、２５等のパターンにＡｌ層５７を加工し
て、高抵抗負荷型ＳＲＡＭ６１とバイポーラトランジス
タ６２とを形成する。その後、表面保護膜（図示せず）
等を形成して、ＢｉＭＯＳ半導体装置６３を完成させ
る。
ミッタ直列抵抗を低下させるためのエミッタ電極及びビ
ット線２４、２５等のパターンにＡｌ層５７を加工し
て、高抵抗負荷型ＳＲＡＭ６１とバイポーラトランジス
タ６２とを形成する。その後、表面保護膜（図示せず）
等を形成して、ＢｉＭＯＳ半導体装置６３を完成させ
る。
【００４３】なお、以上の実施例では、ＳｉＯ2 層６５
を形成するための酸化に際してＳｉ3 Ｎ4 膜６４をマス
クにしたが、ある程度まで酸素を透過させるＳｉＯ2 層
等をＳｉ3 Ｎ4 膜６４の代わりに用いてもよい。この場
合でも、ＳｉＯ2 層等を形成した部分では多結晶Ｓｉ層
５３が少ししか酸化されず、ＳｉＯ2 層等を形成してい
ない部分では多結晶Ｓｉ層５３が多く酸化されるので、
上述の実施例と同様に多結晶Ｓｉ層５３の膜厚を各部分
によって異ならせることができる。
を形成するための酸化に際してＳｉ3 Ｎ4 膜６４をマス
クにしたが、ある程度まで酸素を透過させるＳｉＯ2 層
等をＳｉ3 Ｎ4 膜６４の代わりに用いてもよい。この場
合でも、ＳｉＯ2 層等を形成した部分では多結晶Ｓｉ層
５３が少ししか酸化されず、ＳｉＯ2 層等を形成してい
ない部分では多結晶Ｓｉ層５３が多く酸化されるので、
上述の実施例と同様に多結晶Ｓｉ層５３の膜厚を各部分
によって異ならせることができる。
【００４４】また、上述の実施例では、多結晶Ｓｉ層５
３のうちで抵抗素子１４、１５にすべき部分の膜厚を薄
くするために、酸化によってＳｉＯ2 層６５を形成して
いるが、エッチングによってこの部分の膜厚を薄くして
もよい。
３のうちで抵抗素子１４、１５にすべき部分の膜厚を薄
くするために、酸化によってＳｉＯ2 層６５を形成して
いるが、エッチングによってこの部分の膜厚を薄くして
もよい。
【００４５】また、上述の実施例は高抵抗負荷型ＳＲＡ
Ｍを含むＢｉＭＯＳ半導体装置に本願の発明を適用した
ものであるが、ＴＦＴ負荷型ＳＲＡＭを含むＢｉＭＯＳ
半導体装置等にも本願の発明を適用することができる。
この場合は、多結晶Ｓｉ層５３のうちでＳｉＯ2 層６５
下の膜厚が薄い部分をＴＦＴのチャネル領域にして、こ
のＴＦＴのオフ電流を低減させると共に、ＳｉＯ2 層６
５をマスクとする不純物のイオン注入によってＴＦＴの
ソース／ドレインを形成する。
Ｍを含むＢｉＭＯＳ半導体装置に本願の発明を適用した
ものであるが、ＴＦＴ負荷型ＳＲＡＭを含むＢｉＭＯＳ
半導体装置等にも本願の発明を適用することができる。
この場合は、多結晶Ｓｉ層５３のうちでＳｉＯ2 層６５
下の膜厚が薄い部分をＴＦＴのチャネル領域にして、こ
のＴＦＴのオフ電流を低減させると共に、ＳｉＯ2 層６
５をマスクとする不純物のイオン注入によってＴＦＴの
ソース／ドレインを形成する。
【００４６】
【発明の効果】請求項１のＢｉＭＯＳ半導体装置では、
エミッタ直列抵抗の増大がないのでバイポーラトランジ
スタ部の電流駆動能力が高く、また、エミッタが確実に
残っているので歩留りが高く、更に、ＭＯＳトランジス
タ部の配線のうちで少なくとも一部の領域の抵抗値が相
対的に高いのでこの一部の領域を高抵抗領域にすること
ができるにも拘らず、製造工程が少なくてよいので製造
コストが低い。
エミッタ直列抵抗の増大がないのでバイポーラトランジ
スタ部の電流駆動能力が高く、また、エミッタが確実に
残っているので歩留りが高く、更に、ＭＯＳトランジス
タ部の配線のうちで少なくとも一部の領域の抵抗値が相
対的に高いのでこの一部の領域を高抵抗領域にすること
ができるにも拘らず、製造工程が少なくてよいので製造
コストが低い。
【００４７】請求項２、５のＢｉＭＯＳ半導体装置の製
造方法では、エミッタ直列抵抗の増大がないのでバイポ
ーラトランジスタ部の電流駆動能力を高くすることがで
き、また、エミッタが確実に残るので歩留りが高く、更
に、ＭＯＳトランジスタ部の配線のうちで少なくとも一
部の領域の抵抗値が相対的に高くなるのでこの一部の領
域を高抵抗領域にすることができるにも拘らず、製造工
程が少ないので製造コストを低くすることができる。
造方法では、エミッタ直列抵抗の増大がないのでバイポ
ーラトランジスタ部の電流駆動能力を高くすることがで
き、また、エミッタが確実に残るので歩留りが高く、更
に、ＭＯＳトランジスタ部の配線のうちで少なくとも一
部の領域の抵抗値が相対的に高くなるのでこの一部の領
域を高抵抗領域にすることができるにも拘らず、製造工
程が少ないので製造コストを低くすることができる。
【００４８】請求項３のＢｉＭＯＳ半導体装置の製造方
法では、半導体層のうちで所望の領域のみを選択的に酸
化することができるので、所望の領域を高抵抗領域にす
ることができる。
法では、半導体層のうちで所望の領域のみを選択的に酸
化することができるので、所望の領域を高抵抗領域にす
ることができる。
【００４９】請求項４のＢｉＭＯＳ半導体装置の製造方
法では、酸化膜を形成するためにマスク層を形成してい
るにも拘らず、全体的な工程は増加していないので、製
造コストが増大することはない。
法では、酸化膜を形成するためにマスク層を形成してい
るにも拘らず、全体的な工程は増加していないので、製
造コストが増大することはない。
【図１】本願の発明の一実施例の側断面図である。
【図２】一実施例の製造工程の前半を順次に示す側断面
図である。
図である。
【図３】一実施例の製造工程の後半を順次に示す側断面
図である。
図である。
【図４】ＢｉＭＯＳ半導体装置に含むことができる高抵
抗負荷型ＳＲＡＭのメモリセルの等価回路図である。
抗負荷型ＳＲＡＭのメモリセルの等価回路図である。
【図５】本願の発明の一従来例の側断面図である。
【図６】一従来例の製造工程の前半を順次に示す側断面
図である。
図である。
【図７】一従来例の製造工程の後半を順次に示す側断面
図である。
図である。
５３ 多結晶Ｓｉ層 ５３ａ 多結晶Ｓｉ層 ６１ 高抵抗負荷型ＳＲＡＭ ６２ バイポーラトランジスタ ６３ ＢｉＭＯＳ半導体装置 ６４ Ｓｉ3 Ｎ4 膜 ６５ ＳｉＯ2 層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ 9056−4Ｍ ３１１ Ｐ
Claims (5)
- 【請求項１】 バイポーラトランジスタ部のエミッタの
一部になっており膜厚が相対的に厚い第１の半導体層
と、ＭＯＳトランジスタ部の配線になっており少なくと
も一部の領域の膜厚が相対的に薄い第２の半導体層と
が、同一層の半導体層から形成されていることを特徴と
するＢｉＭＯＳ半導体装置。 - 【請求項２】 バイポーラトランジスタ部のエミッタの
一部とＭＯＳトランジスタ部の配線とのパターンに、同
一層の半導体層を加工する工程と、 前記半導体層のうちで前記配線にすべき部分の少なくと
も一部の領域における膜厚方向の一部を酸化する工程と
を有することを特徴とするＢｉＭＯＳ半導体装置の製造
方法。 - 【請求項３】 前記半導体層のうちで前記一部の領域以
外の領域をマスク層で覆う工程と、 前記マスク層をマスクにして前記酸化を行う工程とを有
することを特徴とする請求項２記載のＢｉＭＯＳ半導体
装置の製造方法。 - 【請求項４】 前記酸化で形成した酸化膜をマスクにし
て、前記半導体層に不純物を導入する工程を有すること
を特徴とする請求項３記載のＢｉＭＯＳ半導体装置の製
造方法。 - 【請求項５】 バイポーラトランジスタ部のエミッタの
一部とＭＯＳトランジスタ部の配線とのパターンに、同
一層の半導体層を加工する工程と、 前記半導体層のうちで前記配線にすべき部分の少なくと
も一部の領域における膜厚方向の一部をエッチングする
工程とを有することを特徴とするＢｉＭＯＳ半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145671A JPH07335774A (ja) | 1994-06-03 | 1994-06-03 | ＢｉＭＯＳ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145671A JPH07335774A (ja) | 1994-06-03 | 1994-06-03 | ＢｉＭＯＳ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335774A true JPH07335774A (ja) | 1995-12-22 |
Family
ID=15390400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6145671A Pending JPH07335774A (ja) | 1994-06-03 | 1994-06-03 | ＢｉＭＯＳ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335774A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6027962A (en) * | 1997-06-18 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having bipolar transistor and field-effect transistor |
| WO2002091463A1 (en) * | 2001-05-04 | 2002-11-14 | Infineon Technologies Ag | Semiconductor process and integrated circuit |
-
1994
- 1994-06-03 JP JP6145671A patent/JPH07335774A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6027962A (en) * | 1997-06-18 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having bipolar transistor and field-effect transistor |
| WO2002091463A1 (en) * | 2001-05-04 | 2002-11-14 | Infineon Technologies Ag | Semiconductor process and integrated circuit |
| CN1328782C (zh) * | 2001-05-04 | 2007-07-25 | 因芬尼昂技术股份公司 | 半导体工艺与集成电路 |
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