JPH07283737A - ディジタル値列のフィルタ方法および回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 改善された雑音特性を有するディジタル値列
をフィルタするため可能なかぎり簡単に構成され高い効
率を有する方法および回路装置を提供する。 【構成】 ディジタル出力値（ｙ（ｔ））がディジタル
入力値（ｘ（ｔ））および負帰還値（ａ（ｔ））の和で
あり、負帰還値（ａ（ｔ））が、第２の変数（ｘ
₁ （ｔ））を減算され、またｍポジションだけ右方にシ
フトされた第２の変数（ｘ₁ （ｔ））を減算され、また
第１の変数（ｘ₀ （ｔ））を加算された第１の変数（ｘ
₀ （ｔ））に等しく、その際に第１の変数（ｘ
₀ （ｔ））が先のディジタル出力値（ｙ（ｔ−１））の
下位のｍビットに相当し、また常に正の値を表し、また
第２の変数（ｘ₁ （ｔ））がｍビットだけ代数的に右方
にシフトされた先の第２の変数（ｘ₁ （ｔ−１））を差
し引かれ先の第１の変数（ｘ₀ （ｔ−１））に相当し、
また少なくとも追加的な下位のビットによる負帰還値
（ａ（ｔ））の計算が少なくとも第１の変数（ｘ
₀ （ｔ））による最後の加算まで行われ、また拡張がそ
の後は顧慮されずにとどまる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、改善された雑音特性を
有するディジタル値列をフィルタするための方法または
回路装置に関する。

【０００２】

【従来の技術】このような方法または装置はたとえばＩ
ＥＥＥ１９８８カスタム集積回路会議のカーライ（Carl
ey）およびケネイ（Kenney）の論文“１６ビット４次雑
音整形Ｄ／Ａ変換器”、第２１．７．１頁以降から公知
である。特に第２１．７．１頁の第１図にこのようなシ
ステムが示されている。

【０００３】デルタ‐シグマ変調器ではディジタル零値
の入力の際にアナログ‐ディジタル変換器の出力端に、
前段に接続されている雑音整形フィルタに基づいて生ず
る種々の強さの高調波成分を有する雑音信号が生ずる。
ＩＥＥＥジャーナル・固体回路編、第２３巻、第６号、
１９８８年１２月、第１３５１頁以降およびＩＥＥＥ１
９９０ＣＨ２８６８‐８／９０／００００、第８９５頁
以降および前記の文献からこのような装置における信号
対雑音比を改善するための種々の方法が知られている。
しかしこれらの方法は比較的高価である。

【０００４】このような２次の雑音整形器はその内部状
態（すなわちメモリ内容）に関係して限界サイクルを生
じ、それによって高調波成分が後段に接続されているデ
ィジタル‐アナログ変換器の雑音信号に生じ、また増幅
されるおそれがある。

【０００５】

【発明が解決しようとする課題】従って本発明の課題
は、改善された雑音特性を有するディジタル値列をフィ
ルタするための方法およびこの方法を実施するための回
路装置であって、可能なかぎり簡単に構成され、また高
い効率を有する方法および回路装置を提供することにあ
る。

【０００６】

【課題を解決するための手段】この課題は請求項１また
は４の特徴部分に記載された構成により解決される。そ
の実施態様は請求項２以下に記載されている。

【０００７】本発明による方法による値列のディジタル
フィルタリングは、限界サイクルが生じないという利点
を有する。これらの限界サイクルは従来のフィルタでは
雑音信号中に高調波成分を生じさせるものである。

【０００８】

【実施例】以下図面により本発明の実施例を詳細に説明
する。

【０００９】図１中に符号１を付されているのは、加算
器２の第１の入力端と接続されている接続端子である。
接続端子１と加算器２との間の接続バスはたとえばｍ＋
ｎ＝１６ビット幅であってよい。接続バスはこの場合に
たとえば１６ビットのデータ語を導く。加算器２の出力
端は分割器３の入力端と接続されており、その出力端に
ＭＳＢのｎの導線およびＬＳＢのたとえばｍの導線が接
続されている。上位のｎのＭＳＢ導線はたとえば１６ビ
ットデータ語の上位の８ビットであってよく、またディ
ジタル‐アナログ変換器４に供給される。ディジタル‐
アナログ変換器４の出力端は接続端子５と接続されてい
る。下位のｍのＬＳＢ導線、たとえば１６ビットデータ
語の下位の８ビットは時間遅延要素６に供給される。こ
のｍビットのデータ語は基本的に正の数とみなされる。
これはたとえば、値“０”により占められる追加的な最
上位のビットが導入されることにより行われる。時間遅
延要素６の出力端は加算器７の第１の入力端および加算
器１１の第１の入力端と接続されている。加算器７の出
力端は加算器１０の第１の入力端および第２の時間遅延
要素９と接続されている。遅延要素９の出力信号はシフ
トユニット８に、また出力信号の２の補数は加算器１０
の第２の入力端に供給される。シフトユニット８の出力
信号の２の補数は加算器７の第２の入力端と供給され
る。加算器１０の出力端は加算器１１の第２の入力端と
接続されている。加算器１１の出力端は加算器２の第２
の入力端と接続されている。加算器７および１０ならび
に時間遅延要素９およびシフト装置８は少なくとも１つ
の最下位のビットだけ拡張されており、従ってこの範囲
内で少なくともｍ＋１ビットが考慮に入れられる。相応
に必要なＭＳＢビットはすべての負帰還範囲内に設けら
れており、従ってオーバーフローは生じない。追加的な
最下位のビットは加算器１１から顧慮されずにとどま
る。もちろんすべての装置が既にすべての段にこの最下
位のビットだけの拡張をされ得るが、このビットは本発
明により最も遅くとも加算器２において顧慮されずにと
どまらなくてはならない。このようにしてその場合に最
も早くとも分割器の後でｍビットに対する顧慮が行われ
得る。

【００１０】すべての装置は好ましくは信号プロセッサ
により実現され得る。しかし装置は固定配線回路によっ
ても構成され得る。個々の加算演算は、詳細にディジタ
ルフィルタ回路の従来技術から知られているように、飽
和または不飽和加算器により実行されなければならな
い。

【００１１】図１に示されている雑音整形フィルタは下
記の原理に従って動作する。

【００１２】加算器２の出力端における出力値列をｙ
（ｔ）で表すと、 ｙ（ｔ）＝ｘ（ｔ）＋ａ（ｔ） が成り立つ。ここでｘ（ｔ）は端子１における入力値
列、またａ（ｔ）は加算器２の第２の入力端における負
帰還値列である。

【００１３】負帰還値列ａ（ｔ）は ａ（ｔ）＝２・ｘ₀ （ｔ）−ｘ₁ （ｔ）−ｓｈ（ｍ）
〔ｘ₁ （ｔ）〕 として表される。ここでｘ₀ （ｔ）はメモリ６に記憶さ
れた変数、またｘ₁ （ｔ）はメモリ９に記憶された変数
である。ｓｈ（ｍ）〔ｘ₁ （ｔ）〕はユニット８の変数
ｘ₁ （ｔ）のｍポジションだけの代数的右シフト（ＬＳ
Ｂの方向）である。

【００１４】値列ｘ₀ （ｔ）は ｘ₀ （ｔ）＝Ｑ_m 〔ｙ（ｔ−１）〕 として定義されている。ここでＱ_m 〔ｙ（ｔ−１）〕は
値ｙ（ｔ−１）の下位のｍビットの分離の機能を表し、
またｘ₀ （ｔ）は常に正とみなされている。このポジシ
ョンでたとえば零にセットされる追加的なＬＳＢビット
ならびに少なくとも追加的なＭＳＢビット線ＢＬだけの
拡張も行われ得る。

【００１５】追加的なＬＳＢビットは最も早くとも出力
値ｙ（ｔ）の分割の後に顧慮され得る。その際にそれは
演算 ｂ（ｔ）＝ｘ₀ （ｔ）−ｘ₁ （ｔ）−ｓｈ（ｍ）〔ｘ₁
（ｔ）〕 に対してのみ本発明により必要とされ、ここで ａ（ｔ）＝ｘ₀ （ｔ）＋ｂ（ｔ） が成り立つ。

【００１６】追加的なＭＳＢビットは、ｍビットを正の
数として表すため、同じく最も早くとも前記の加算値の
分離の後に発生され得る。

【００１７】値列ｘ₁ （ｔ）は ｘ₁ （ｔ）＝ｘ₀ （ｔ−１）−ｓｈ（ｍ）〔ｘ₁ （ｔ−
１）〕 として定義されており、その際に再び前記のことが成り
立つ。ｔに対してはｔ＝０，１，２…が成り立ち、その
際にｔ＝０に対してはｘ₀ （−１）およびｘ₁ （−１）
の生ずる値はそれぞれメモリセルの先に占められた値で
ある。

【００１８】入力端子１にたとえば先にコード化された
言語信号のディジタル値が与えられていると、すべての
装置は通常の雑音整形フィルタのように挙動し、また出
力端子５から伝達されるコード化された言語信号が取り
出される。

【００１９】しかし入力端子１にたとえば言語休止の間
に持続的に継続するディジタル“零”信号が与えられて
いると、さもなければ通常すべての装置により限界サイ
クルに基づいて発生されるであろう雑音の高調波信号成
分は、シフトユニット８が設けられていることにより強
く減ぜられる。シフトユニット８は少なくとも下位ビッ
トだけ拡張されたフィルタの負帰還枝路に設けられてお
り、また時間遅延要素９の出力端における値をｍポジシ
ョンだけ、すなわち前記の零では７ポジションだけ右方
にシフトさせ、またそれを２の補数として加算器７の第
２の入力端に導き、従ってこの値が時間遅延要素６の出
力端に与えられている値から差し引かれる。この措置に
より、システムの雑音信号に負帰還されたフィルタシス
テムの固有ダイナミックスにより生ずる高調波成分が強
く減ぜられる。測定中に、これらのピークは雑音信号に
おいて本発明による装置によりほぼ完全に消去され得る
ことが判明している。

【００２０】装置のオーバーフローを防止するため、ま
たは追加的なＭＳＢまたはＬＳＢビットを準備するた
め、最も遅くとも加算器７から加算器１０、１１までｎ
＋ｑの導線、たとえば１２ビットが設けられていなけれ
ばならない。

【図面の簡単な説明】

【図１】本発明の実施例のブロック回路図。

【符号の説明】

１ 入力端子 ２ 加算器 ３ 分割器 ４ ディジタル‐アナログ変換器 ５ 出力端子 ６ 時間遅延要素 ７ 加算器 ８ シフトユニット ９ 時間遅延要素 １０、１１ 加算器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ディジタル出力値（ｙ（ｔ））がディジ
   タル入力値（ｘ（ｔ））および負帰還値（ａ（ｔ））の
   和であり、 負帰還値（ａ（ｔ））が、第２の変数（ｘ₁ （ｔ））を
   減算され、またｍポジションだけ右方にシフトされた第
   ２の変数（ｘ₁ （ｔ））を減算され、また第１の変数
   （ｘ₀ （ｔ））を加算された第１の変数（ｘ₀ （ｔ））
   に等しく、 その際に第１の変数（ｘ₀ （ｔ））が先のディジタル出
   力値（ｙ（ｔ−１））の下位のｍビットに相当し、また
   常に正の値を表し、また第２の変数（ｘ₁ （ｔ））がｍ
   ビットだけ代数的に右方にシフトされた先の第２の変数
   （ｘ₁ （ｔ−１））を差し引かれた先の第１の変数（ｘ
   ₀ （ｔ−１））に相当し、また少なくとも追加的な下位
   のビットによる負帰還値（ａ（ｔ））の計算が少なくと
   も第１の変数（ｘ₀ （ｔ））による最後の加算まで行わ
   れ、また拡張がその後は顧慮されずにとどまることを特
   徴とする改善された雑音特性を有するディジタル値列の
   フィルタ方法。
2. 【請求項２】 正の数としての下位のｍビットの表示
   が、零にセットされる少なくとも追加的な最上位ビット
   だけの拡張により行われることを特徴とする請求項１記
   載の方法。
3. 【請求項３】 ディジタル‐アナログ変換器（４）の前
   にフィルタが接続されており、このフィルタが −第１の加算段（２）を有し、その第１の入力端にデー
   タ語の変換すべきｍ＋ｎビットが供給され、またその出
   力端が分割段（３）と接続されており、この分割段から
   上位のｎビットがディジタル‐アナログ変換器（４）
   に、また下位のｍビットが第１の保持段（６）に供給さ
   れ、 −第２の加算段（７）を含んでおり、その第１の入力端
   が第１の保持段（６）の出力端および第３の加算段（１
   １）の第１の入力端と接続されており、 −第２の保持段（９）を有し、その入力端が第２の加算
   段（７）の出力端および第４の加算段（１０）の第１の
   入力端と接続されており、その際に第２の保持段（９）
   の出力信号の２の補数が第４の加算段（１０）の第２の
   入力端に供給され、また第４の加算段（１０）の出力端
   が第３の加算段（１１）の第２の入力端と、また第３の
   加算段（１１）の出力端が第１の加算段（２）の第２の
   入力端と接続されており、 −シフト装置（８）を有し、その入力端が第２の保持段
   （９）の出力端と、またその出力端が２の補数の形成器
   を介して第２の加算段（７）の第２の入力端と接続され
   ており、その際にシフト装置（８）が入力端に与えられ
   ているデータ語をｍビットだけ右方にシフトさせること
   を特徴とする請求項１または２記載の方法を実施するた
   めのフィルタ回路装置。
4. 【請求項４】 少なくとも第２および第４の加算段
   （７、１０）、第２の保持段（９）およびシフト装置
   （８）が少なくとも下位ビットだけ拡張されていること
   を特徴とする請求項３記載の回路装置。
5. 【請求項５】 すべてのユニット（２、３、６、７、
   ８、９、１０、１１）が少なくとも下位ビットだけ拡張
   されており、その際にこの最下位のビットが第２および
   第４の加算段（７、１０）、第２の保持段（９）および
   シフト装置（８）においてのみ顧慮されることを特徴と
   する請求項３記載の回路装置。