JPH07283169A - Semiconductor device - Google Patents
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Landscapes
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に係り、特
に低抵抗の拡散層を有するＭＯＳ型半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a MOS semiconductor device having a low resistance diffusion layer.
【０００２】[0002]
【従来の技術】近年、半導体装置の微細化は著しい。特
にＭＯＳ・ＦＥＴ等ＭＯＳ型半導体装置は、微細化に伴
ない、ドレイン拡散層まわりの空乏層のチャネル方向へ
の広がりによって生じる、いわゆる短チャネル効果が知
られている。この短チャネル効果によりリーク電流の増
大という問題が生じるが、これに対しては、拡散層の接
合深さｄを浅くするという対策がとられている。ところ
がｄを浅くする場合、次式（１）からわかるように半導
体基板内に形成された拡散層のシート抵抗は増加してし
まう。2. Description of the Related Art In recent years, miniaturization of semiconductor devices has been remarkable. In particular, a MOS type semiconductor device such as a MOS.FET is known to have a so-called short channel effect which is caused by the expansion of a depletion layer around the drain diffusion layer in the channel direction along with miniaturization. This short channel effect causes a problem of increase in leak current, but a countermeasure is taken to reduce the junction depth d of the diffusion layer. However, when d is made shallow, the sheet resistance of the diffusion layer formed in the semiconductor substrate increases as can be seen from the following equation (1).
【０００３】[0003]
【数１】 [Equation 1]
【０００４】 Ｒs …シート抵抗 ρ…拡散層の抵抗率 ｄ…拡散層の接合深さ このシート抵抗Ｒs の増加を抑制することを目的として
拡散層の一部にシリコンと金属の化合物である抵抗率の
低いシリサイド膜を形成する構造やこのシリサイド膜上
に低抵抗であるタングステン膜を有する構造のＭＯＳ型
半導体装置が知られている。R s ... Sheet resistance ρ ... Diffusion layer resistivity d ... Diffusion layer junction depth For the purpose of suppressing the increase of the sheet resistance R s , a part of the diffusion layer is made of a compound of silicon and metal. A MOS type semiconductor device having a structure in which a silicide film having a low resistivity is formed and a structure having a tungsten film having a low resistance on the silicide film are known.
【０００５】図９（ａ）は通常のｎ型ＭＯＳＦＥＴの断
面図であり、ソース・ドレイン拡散層３にヒ素を用い、
この拡散層３の表面に、ニッケルシリサイド膜４が形成
されている。図からわかるように拡散層３の表面に形成
したニッケルシリサイド膜４は凹凸が生じており、一部
の領域では拡散層３から突出している。FIG. 9A is a cross-sectional view of a normal n-type MOSFET, in which arsenic is used for the source / drain diffusion layer 3,
A nickel silicide film 4 is formed on the surface of the diffusion layer 3. As can be seen from the figure, the nickel silicide film 4 formed on the surface of the diffusion layer 3 has irregularities and protrudes from the diffusion layer 3 in some regions.
【０００６】図１０（ａ）に発明者がＳＩＭＳ（Ｓｅｃ
ｏｎｄａｒｙ ｌｏｎ ＭａｓｓＳｐｅｃｔｒｏｓｃｏ
ｐｙ）を用い解析したヒ素（ａ）及びボロン（ｂ）を不
純物として含む各拡散層中の酸素及びニッケルシリサイ
ドの拡散深さと濃度の関係を示す。ここで図１０（ａ）
からニッケルシリサイドの拡散深さはヒ素の拡散深さと
同程度まで深く、このことからニッケルシリサイド膜４
の形状がくずれていることがわかる。ところが、図１０
（ｂ）に示すボロンの拡散層ではニッケルシリサイドの
拡散深さはボロンの拡散深さの１／２程度と抑えられ、
形状の劣化はみられない。この２つの図で特に注目すべ
き点は両拡散層中の酸素の濃度に大きく差が表れている
ことであり、ヒ素の拡散層での酸素の濃度が１０22cm-3
と比較的高い、深さ０．２（μｍ）まではニッケルシリ
サイドの濃度も高く、酸素の濃度が低下するにつれ、ニ
ッケルシリサイドの濃度も低下する。一方ボロンの拡散
層では、深さ０．０５（μｍ）付近で酸素の濃度は１０
22cm-3と頂点を示し、ニッケルシリサイドも、この近傍
で頂点を示す。さらに、酸素の濃度の急激な低下につ
れ、ニッケルシリサイドの濃度も急激に低下する。つま
り、ニッケルシリサイド膜と酸素の濃度とは所定の関係
があり、ヒ素の拡散層の場合には、拡散層の深さ方向に
沿って両者の間に一義的な関係が見られる。つまり、前
述した図１０（ａ）のシリサイド膜４の形状の劣化は、
ヒ素を含むニッケルシリサイドと酸素が反応してニッケ
ルシリサイドの一部が絶縁膜に変化すること等により発
生すると考えられる。In FIG. 10 (a), the inventor shows that SIMS (Sec
onday lon MassSpectrosco
3 shows the relationship between the diffusion depth and the concentration of oxygen and nickel silicide in each diffusion layer containing arsenic (a) and boron (b) as impurities analyzed using py). Here, FIG. 10 (a)
Therefore, the diffusion depth of nickel silicide is as deep as the diffusion depth of arsenic.
It can be seen that the shape of is broken. However, FIG.
In the boron diffusion layer shown in (b), the diffusion depth of nickel silicide is suppressed to about 1/2 of the diffusion depth of boron,
No deterioration of shape is observed. What is particularly noteworthy in these two figures is that there is a large difference in the oxygen concentration in both diffusion layers, and the oxygen concentration in the arsenic diffusion layer is 10 22 cm -3.
The concentration of nickel silicide is relatively high up to a depth of 0.2 (μm), and the concentration of nickel silicide decreases as the concentration of oxygen decreases. On the other hand, in the boron diffusion layer, the oxygen concentration is 10 at a depth of about 0.05 (μm).
It shows a peak of 22 cm -3, and nickel silicide also shows a peak in this vicinity. Further, as the oxygen concentration sharply decreases, the nickel silicide concentration also sharply decreases. That is, there is a predetermined relationship between the nickel silicide film and the oxygen concentration, and in the case of the arsenic diffusion layer, a unique relationship is seen between the two along the depth direction of the diffusion layer. That is, the deterioration of the shape of the silicide film 4 of FIG.
It is considered that this occurs because nickel silicide containing arsenic reacts with oxygen and a part of the nickel silicide changes to an insulating film.
【０００７】又、この現象はニッケルシリサイドに限ら
ず他の金属のシリサイド膜においても同様に発生するこ
とが分かった。図１１（ａ）に表面にシリサイド膜を有
する拡散層の不純物としてボロン、リン及びヒ素を用い
た場合のそれぞれの逆バイアスの電圧・電流特性を示
す。ＶR は逆バイアスの電圧を示し、ＩR は逆バイアス
の電圧をかけた際に流れる電流を示す。It was also found that this phenomenon occurs not only in nickel silicide but also in silicide films of other metals. FIG. 11A shows reverse bias voltage-current characteristics when boron, phosphorus, and arsenic are used as impurities in the diffusion layer having a silicide film on the surface. V R represents the reverse bias voltage, I R indicates the current flowing when a voltage is applied in reverse bias.
【０００８】ここで正常に形成されたｐｎ接合の場合に
は、逆バイアスの電圧をかけた場合には、電流が流れ
ず、いわゆるダイオード特性を示す。しかし、金属シリ
サイドの形状がくずれｐｎ接合を金属シリサイドが突き
抜けたり、ｐｎ接合の界面に準位が出来ると、逆バイア
スの電圧がかけられた場合に、リーク電流が発生する。In the case of a normally formed pn junction, no current flows when a reverse bias voltage is applied, and it exhibits so-called diode characteristics. However, if the shape of the metal silicide collapses and the metal silicide penetrates through the pn junction, or if a level is formed at the interface of the pn junction, a leak current occurs when a reverse bias voltage is applied.
【０００９】図１１（ａ）からヒ素は、他の２者に比較
してリーク電流の発生が顕著であり、接合の界面に準位
をつくっていることがわかる。このように、シート抵抗
の抑制を目的としてシリサイド膜を設けてもシート抵抗
は上昇し、接合リーク電流も増大し、デバイス特性が劣
化するという問題があった。It can be seen from FIG. 11 (a) that arsenic is more prone to leak current than the other two and forms a level at the junction interface. As described above, even if the silicide film is provided for the purpose of suppressing the sheet resistance, the sheet resistance increases, the junction leakage current also increases, and the device characteristics deteriorate.
【００１０】以下にこの従来のｎ型ＭＯＳＦＥＴの製造
方法を図９（ａ）を用いて説明する。まずシリコン基板
１にＬＯＣＯＳ，（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆＳｉｌｉｃｏｎ）法等により半導体素子間の分離領
域２を形成する。この後、素子領域の表面に酸化膜５を
熱処理により形成し、さらにポリシリコン層をＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法により堆積する。次にゲート電極６の形成領域
にレジスト（図示せず）を形成し、このレジストをマス
クとしてＲＩＥ法によりポリシリコン層の異方性エッチ
ングを行い、ゲート電極６を形成する。続いて基板表面
の酸化膜を介して低濃度のｎ型の不純物であるヒ素をイ
オン注入し、又、ゲート電極６の側壁に窒化シリコンか
らなるゲート側壁膜８を形成する。さらにドーズ量、注
入エネルギーをかえて高濃度のイオン注入をした後、熱
処理を施すことによりＬＤＤ構造のソース・ドレイン拡
散層３を形成する。この後ソース・ドレイン拡散層３の
上の酸化膜をＲＩＥ法により除去する。続いて、基板１
表面にニッケル層（図示せず）を堆積し、約４００〜６
００℃の熱処理を行うことによりシリコンとニッケルを
反応させ、ソース・ドレイン拡散層３の表面にニッケル
シリサイド膜４を形成する。この後、基板１の表面に存
在する未反応のニッケル（図示せず）をＳＨ（硫酸過
水）処理により選択的に除去し、酸化シリコンよりなる
層間絶縁膜９をＣＶＤ法により堆積する。さらに層間絶
縁膜９にコンタクトを開口し、この開口部にソース・ド
レイン電極１０を形成することによりｎ型のＭＯＳＦＥ
Ｔが完成する。A method of manufacturing this conventional n-type MOSFET will be described below with reference to FIG. First, LOCOS, (Local Oxidation) is applied to the silicon substrate 1.
The isolation region 2 between the semiconductor elements is formed by the of silicon method or the like. After that, an oxide film 5 is formed on the surface of the element region by heat treatment, and a polysilicon layer is further formed by CVD.
(Chemical Vapor Deposity
on) method. Next, a resist (not shown) is formed in the formation region of the gate electrode 6, and the polysilicon layer is anisotropically etched by the RIE method using this resist as a mask to form the gate electrode 6. Then, arsenic, which is a low-concentration n-type impurity, is ion-implanted through the oxide film on the surface of the substrate, and the gate sidewall film 8 made of silicon nitride is formed on the sidewall of the gate electrode 6. Further, after changing the dose amount and the implantation energy and performing high-concentration ion implantation, heat treatment is performed to form the source / drain diffusion layer 3 having the LDD structure. After that, the oxide film on the source / drain diffusion layer 3 is removed by the RIE method. Then, the substrate 1
Deposit a nickel layer (not shown) on the surface, about 400-6
By heat treatment at 00 ° C., silicon is reacted with nickel to form the nickel silicide film 4 on the surface of the source / drain diffusion layer 3. Then, unreacted nickel (not shown) existing on the surface of the substrate 1 is selectively removed by SH (sulfuric acid / hydrogen peroxide) treatment, and an interlayer insulating film 9 made of silicon oxide is deposited by the CVD method. Further, a contact is opened in the interlayer insulating film 9, and a source / drain electrode 10 is formed in this opening, whereby an n-type MOSFE is formed.
T is completed.
【００１１】他方、シート抵抗の増加を抑制する図９
（ｂ）に示すようにチタンシリサイド膜４ａ上に選択Ｃ
ＶＤ法による成長膜を有するＭＯＳＦＥＴも知られてい
る。このＭＯＳＦＥＴは上述のＭＯＳＦＥＴと同様の工
程で形成するが、ソース・ドレイン拡散層３の不純物は
ヒ素に限定されず、又、ｎ型ではなくｐ型であってもよ
い。さらに、シリサイド膜としてはチタンシリサイド膜
４が用いられており、このチタンシリサイド膜４上に、
選択ＣＶＤ法による成長膜として、一般には高融点金属
膜、ここではタングステン膜１１が形成される点が上述
の従来技術と異なる。このような構造とすることによ
り、拡散層の低抵抗化及びソース・ドレイン及びゲート
電極に接続される金属電極とのコンタクト抵抗の低減が
可能である。しかし、従来の技術におけるチタンシリサ
イド膜４と成長膜１１間の密着性は悪く、又、成長膜１
１の成長速度が遅いといった問題点がある。この原因を
調べるため、本発明者は、チタンシリサイドを透過型電
子顕微鏡を用いて観察した。図１２はそのスケッチ図で
ある。On the other hand, the increase in sheet resistance is suppressed in FIG.
As shown in (b), selective C is formed on the titanium silicide film 4a.
A MOSFET having a growth film formed by the VD method is also known. This MOSFET is formed in the same process as the above MOSFET, but the impurity of the source / drain diffusion layer 3 is not limited to arsenic, and may be p-type instead of n-type. Further, a titanium silicide film 4 is used as the silicide film, and on the titanium silicide film 4,
As a growth film by the selective CVD method, a refractory metal film, here, a tungsten film 11 is generally formed, which is different from the above-mentioned conventional technique. With such a structure, it is possible to reduce the resistance of the diffusion layer and reduce the contact resistance with the metal electrodes connected to the source / drain and gate electrodes. However, the adhesion between the titanium silicide film 4 and the growth film 11 in the conventional technique is poor, and the growth film 1
There is a problem that the growth rate of 1 is slow. In order to investigate the cause, the present inventor observed titanium silicide using a transmission electron microscope. FIG. 12 is a sketch diagram thereof.
【００１２】これからタングステン膜１１が成長する際
の核となるチタンシリサイドのグレインが直径約１００
ｎｍと大きく、単位面積あたりの数が少ないこと、又、
チタンシリサイドのグレインの間にはチタンシリサイド
のグレインとは異なるグレインドウンダリーが存在して
おり、この層の影響から成長の妨害、及び密着性の劣化
が起こっていることがわかった。The grain of titanium silicide, which becomes a nucleus when the tungsten film 11 is grown, has a diameter of about 100.
nm is large, the number per unit area is small, and
It was found that a grain boundary different from that of titanium silicide exists between the grains of titanium silicide, and the influence of this layer hinders growth and deteriorates adhesion.
【００１３】さらにタングステンが基板１の中のシリコ
ン基板と反応することによる、リーク電流の増大という
問題もある。図１１（ｂ）はタングステン膜１１を成長
膜として用いた場合の形成前及び後に測定した逆バイア
ス電圧・電流特性を示すが、タングステン膜１１の成長
前には小さく抑えられていたリーク電流が成長後には抑
制されずにあり、タングステンが接合の界面に準位を形
成していることがわかる。Further, there is a problem that the leak current increases due to the reaction of tungsten with the silicon substrate in the substrate 1. FIG. 11B shows reverse bias voltage / current characteristics measured before and after formation when the tungsten film 11 is used as a growth film. The leakage current, which was suppressed to a small value before the growth of the tungsten film 11, grew. It is not suppressed later, and it can be seen that tungsten forms a level at the interface of the junction.
【００１４】以上は、タングステン膜を例に説明したが
ニッケルシリサイド膜上の選択ＣＶＤ法による成長膜と
しては他にＴｉＮ膜、ＴｉＳｉ2 膜、Ａｌ膜、モリブデ
ン膜及びタンタル膜等があり、同様の問題が存在する。Although the tungsten film has been described above as an example, there are TiN film, TiSi 2 film, Al film, molybdenum film, tantalum film, etc. as the growth film on the nickel silicide film by the selective CVD method. There is a problem.
【００１５】[0015]
【発明が解決しようとする課題】このように従来のＭＯ
Ｓ型半導体装置においては、不純物としてヒ素を用いた
拡散層の低抵抗化を達成するために設けられた金属シリ
サイド膜の形状に凹凸を生じ、結果としてシート抵抗の
増加及び接合リーク電流の発生等の問題が生じていた。As described above, the conventional MO
In an S-type semiconductor device, unevenness is generated in the shape of a metal silicide film provided for achieving a low resistance of a diffusion layer using arsenic as an impurity, resulting in an increase in sheet resistance and occurrence of junction leak current. Was causing the problem.
【００１６】又、チタンシリサイド膜を有する拡散層の
表面に選択ＣＶＤ法による成長膜を形成した場合には、
チタンシリサイド膜と成長膜の密着性の劣化、成長膜１
１の遅い成長速度、及び成長膜とシリコン基板の反応に
よるリーク電流の増大といった問題が生じている。本発
明は以上述べた従来技術の問題点を解決するもので、拡
散層の低抵抗化を図り、リーク電流を抑制することを目
的とする。When a growth film is formed by the selective CVD method on the surface of the diffusion layer having the titanium silicide film,
Deterioration of adhesion between titanium silicide film and growth film, growth film 1
There are problems such as a slow growth rate of 1 and an increase in leak current due to the reaction between the growth film and the silicon substrate. The present invention solves the above-mentioned problems of the prior art, and an object of the present invention is to reduce the resistance of the diffusion layer and suppress the leak current.
【００１７】[0017]
【課題を解決するための手段】上記課題を解決するため
に、本発明の第７によれば、表面にゲート酸化膜及びゲ
ート電極が設けられた基板の表面にゲート酸化膜の直下
の領域の両脇にその不純物がヒ素である拡散層が形成さ
れ、この拡散層及びゲート電極の表面領域には、シリコ
ンと金属の化合物である金属シリサイド膜が設けられ、
さらにこの金属及びシリコンのどちらか一方、もしくは
両者と窒素の化合物からなる膜が拡散層及びゲート電極
の表面領域に形成され、この金属及びシリコンの一方も
しくは両者と、窒素の化合物からなる膜及び前記金属シ
リサイド膜は、拡散層の底面に達することなく形成され
ることを特徴とする半導体装置を提供する。In order to solve the above-mentioned problems, according to a seventh aspect of the present invention, a region immediately below the gate oxide film is formed on the surface of the substrate on which the gate oxide film and the gate electrode are provided. A diffusion layer whose impurity is arsenic is formed on both sides, and a metal silicide film which is a compound of silicon and a metal is provided in the surface regions of the diffusion layer and the gate electrode.
Further, a film made of a compound of nitrogen with one or both of the metal and silicon is formed in the surface region of the diffusion layer and the gate electrode, and a film made of a compound of nitrogen with one or both of the metal and silicon and the above Provided is a semiconductor device, wherein the metal silicide film is formed without reaching the bottom surface of the diffusion layer.
【００１８】又、上記課題を解決するために、本発明の
第２によれば、表面にゲート酸化膜及び、ゲート電極が
設けられた基板の表面にゲート酸化膜及び、ゲート電極
が設けられた基板の表面に、ゲート酸化膜の直下の領域
の両脇に拡散層が形成され、この拡散層及びゲート電極
の表面領域にはニッケルシリサイド膜が形成され、選択
ＣＶＤ法により、このニッケルシリサイド膜の表面に成
長膜が設けられることを特徴とする半導体装置を提供す
る。In order to solve the above problems, according to the second aspect of the present invention, the gate oxide film and the gate electrode are provided on the surface of the substrate on which the gate oxide film and the gate electrode are provided. Diffusion layers are formed on both sides of the region directly under the gate oxide film on the surface of the substrate, and nickel silicide films are formed on the surface regions of the diffusion layer and the gate electrode. Provided is a semiconductor device having a growth film on the surface thereof.
【００１９】[0019]
【作用】本発明の第１によれば、ヒ素を不純物とする拡
散層中のニッケルシリサイド膜にＮｉｘ Ｓｉｇ Ｎｚ
（ｘ＝０，１，２… ｙ＝０，１，２… ｚ＝１，２…
ｘ＝ｙ≠０）膜を形成する。このＮｉｘ Ｓｉｙ Ｎｚ
膜が酸素のニッケルシリサイド膜への浸入の防壁とな
る。このため、ニッケルシリサイド膜の形状の劣下は抑
制され、シート抵抗の上昇、及び接合リーク電流の発生
は抑制される。According to the first aspect of the present invention, Nix Sig Nz is formed on the nickel silicide film in the diffusion layer containing arsenic as an impurity.
(X = 0,1,2 ... y = 0,1,2 ... z = 1,2 ...
x = y ≠ 0) A film is formed. This Nix Siy Nz
The film acts as a barrier to the penetration of oxygen into the nickel silicide film. Therefore, the deterioration of the shape of the nickel silicide film is suppressed, and the increase of the sheet resistance and the generation of the junction leak current are suppressed.
【００２０】又、本発明の第２によれば、ニッケルシリ
サイド膜中に存在する、選択ＣＶＤ法による成長膜の成
長の際の核となるグレインが高密度に存在し、又、この
核とは異なるグレインバウンダリーはほとんど存在しな
いことから、成長膜の成長がより速く行われ、又、ニッ
ケルシリサイド膜と成長膜の密着性に優れる。さらにニ
ッケルシリサイド膜は成長膜の成分が基板中へ浸入する
際の防壁となる特性を有するため接合リーク電流は抑え
られる。Further, according to the second aspect of the present invention, there is a high density of grains which are nuclei in the growth of the growth film by the selective CVD method existing in the nickel silicide film, and the nuclei are Since different grain boundaries hardly exist, the growth film grows faster, and the adhesion between the nickel silicide film and the growth film is excellent. Further, since the nickel silicide film has a property of forming a barrier when the components of the growth film penetrate into the substrate, the junction leak current can be suppressed.
【００２１】[0021]
【実施例】図１（ａ）〜（ｃ）は本発明の第１の実施例
のＭＯＳＦＥＴ及びその製造方法を示す断面図である。
図１（ｃ）に示すようにソース・ドレイン拡散層３の表
面に、ニッケルシリサイド膜１３を有しさらにニッケル
及びシリコンのどちらか一方もしくは両者と窒素との化
合物である、Ｎｉｘ Ｓｉｙ Ｎｚ（但し、ｘ＝０，
１，２… ｙ＝０，１，２… ｚ＝１，２… ｘ＝ｙ≠
０）膜１４を有することを特徴とする。1 (a) to 1 (c) are sectional views showing a MOSFET according to a first embodiment of the present invention and a method of manufacturing the same.
As shown in FIG. 1C, the source / drain diffusion layer 3 has a nickel silicide film 13 on the surface thereof, and Nix Siy Nz (however, a compound of either one or both of nickel and silicon and nitrogen) x = 0,
1,2 ... y = 0,1,2 ... z = 1,2 ... x = y ≠
0) It is characterized by having a film 14.
【００２２】このような構造では、Ｎｉｘ Ｓｉｙ Ｎ
ｚ膜１４が酸素の基板１中への浸入を防止し、シリサイ
ド膜１３の形状の劣下を抑制している。図２は、本実施
例のＭＯＳＦＥＴの拡散濃度と深さの関係をＳＩＭＳ法
により、解析したものである。このグラフから窒素の化
合物が拡散層の表面に存在することにより図９（ａ）に
示した従来の技術では抑制できなかったニッケルシリサ
イド膜の拡散が抑えられている。特に本実施例では０．
１（μｍ）まで浅くなっていることがわかる。又、ヒ素
の拡散深さも約０．３（μｍ）と約半分の浅さが達成さ
れている。さらにこのように拡散深さが抑制されている
ことに併い深さ０．０５μｍ付近のニッケルシリサイド
及びヒ素の濃度は、高く保たれ、形状的に浅いというこ
とだけでなく、その濃度の分布においても、良好な拡散
層が形成されていることがわかる。以上はシリサイドに
用いる金属をニッケルとしたが他のプラチナ、コバル
ト、モリブデン等を用いた場合には、それぞれ拡散層３
の表面にはＰｔｘ ＳｉｙＮｚ，Ｃｏｘ Ｓｉｙ Ｎ
ｚ，及びＭｏｘ Ｓｉｙ Ｎｚ等の窒化物が形成され得
られる効果は同様である。 又、Ｎｉｘ Ｓｉｙ Ｎｚ
のうち、金属と窒素の化合物（ｙ＝０）及びシリコンと
窒素の化合物（ｚ＝０）が生成されて膜を形成するかも
しくは膜中に存在する場合にも、以上述べた効果と同様
の効果が得られる。In such a structure, Nix Siy N
The z film 14 prevents oxygen from penetrating into the substrate 1 and suppresses deterioration of the shape of the silicide film 13. FIG. 2 is an analysis of the relationship between the diffusion concentration and the depth of the MOSFET of this embodiment by the SIMS method. From this graph, the presence of the nitrogen compound on the surface of the diffusion layer suppresses the diffusion of the nickel silicide film which could not be suppressed by the conventional technique shown in FIG. 9A. Particularly in this embodiment,
It can be seen that the depth is as shallow as 1 (μm). Also, the depth of arsenic diffusion is about 0.3 (μm), which is about half the depth. Further, the concentration of nickel silicide and arsenic in the vicinity of the depth of 0.05 μm is kept high and the shape is shallow in addition to the fact that the diffusion depth is suppressed as described above. However, it can be seen that a good diffusion layer is formed. In the above, nickel is used as the metal for the silicide, but when other platinum, cobalt, molybdenum, etc. are used, the diffusion layer 3 is used.
On the surface of Ptx SiyNz, Cox Siy N
The same effects can be obtained by forming nitrides such as z and Mox Siy Nz. In addition, Nix Siy Nz
Among these, when the compound of metal and nitrogen (y = 0) and the compound of silicon and nitrogen (z = 0) are formed to form the film or exist in the film, the same effect as described above is obtained. The effect is obtained.
【００２３】上記、本発明の実施例の製造方法を図１
（ａ）〜（ｃ）を用いて説明する。まず、図１（ａ）に
示すように、シリコン基板７にＬＯＣＯＳ法もしくはト
レンチ法を用いて、素子分離領域２を形成し、基板１の
表面の酸化膜の上にゲート電極材となるポリシリコン層
を堆積する。次にゲート電極６を形成する予定領域にレ
ジスト（図示せず）を形成し、このレジストをマスクと
して、ポリシリコン層及び酸化膜を選択的にエッチング
除去し、ゲート電極６及びゲート酸化膜５のパターニン
グを行う。続いて、不純物濃度が低く浅い、ソース・ド
レイン拡散層を形成するため所定の添加量、エネルギー
でイオン注入を行う。その後、基板１の表面に窒化シリ
コン層をＣＶＤ法により堆積し、さらにこの窒化シリコ
ン層にＲＩＥ法等の異方性エッチングを行うことによ
り、ゲート電極６の側壁部にのみ残置させ、ゲート側壁
膜８を形成する。次に深く高濃度のソース・ドレイン拡
散層の形成予定領域にヒ素を所定の添加量及び添加エネ
ルギーをもってイオン注入する。さらに熱処理を行うこ
とにより、注入したヒ素の安定化を行う。このようにし
てＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造のソース・ドレイン拡散層３が形成される。この
後、基板１１の表面にニッケル層１２を堆積する。FIG. 1 shows the manufacturing method of the embodiment of the present invention.
A description will be given using (a) to (c). First, as shown in FIG. 1A, an element isolation region 2 is formed on a silicon substrate 7 by using a LOCOS method or a trench method, and polysilicon serving as a gate electrode material is formed on an oxide film on the surface of the substrate 1. Deposit layers. Next, a resist (not shown) is formed in a region where the gate electrode 6 is to be formed, and the polysilicon layer and the oxide film are selectively removed by etching using the resist as a mask to remove the gate electrode 6 and the gate oxide film 5. Perform patterning. Subsequently, ion implantation is performed with a predetermined amount and energy for forming a source / drain diffusion layer having a low impurity concentration and shallow depth. After that, a silicon nitride layer is deposited on the surface of the substrate 1 by the CVD method, and anisotropic etching such as RIE is performed on the silicon nitride layer so that the silicon nitride layer is left only on the sidewall portion of the gate electrode 6 to form the gate sidewall film. 8 is formed. Next, arsenic is ion-implanted into a region where a source / drain diffusion layer is to be deeply formed with a high concentration with a predetermined addition amount and addition energy. Further heat treatment stabilizes the implanted arsenic. In this way, LDD (Lightly Doped Drain)
The source / drain diffusion layer 3 having the structure is formed. Then, the nickel layer 12 is deposited on the surface of the substrate 11.
【００２４】次に図１（ｂ）に示すようにＮＨ3 ，Ｎ2
ＯもしくはＮＦ3 等窒素を含むガス中で、温度４００〜
６００℃の熱処理を行い、基板１のシリコンとニッケル
層１２のニッケルを反応させ、ソース・ドレイン拡散層
３及びゲート電極６の表面領域にニッケルシリサイド膜
１３を形成する。この後、素子分離２及び、ゲート側壁
膜８の上に未反応のまま残置したニッケル膜１２ａを硫
酸過水により選択的に残去する。Next, as shown in FIG. 1 (b), NH 3 , N 2
In a gas containing nitrogen such as O or NF 3 , a temperature of 400 to
A heat treatment is performed at 600 ° C. to react the silicon of the substrate 1 with the nickel of the nickel layer 12 to form the nickel silicide film 13 on the surface regions of the source / drain diffusion layer 3 and the gate electrode 6. After that, the element isolation 2 and the nickel film 12a left unreacted on the gate side wall film 8 are selectively left by sulfuric acid / hydrogen peroxide mixture.
【００２５】前記熱処理によりニッケルシリサイド膜１
３の表面にはニッケルシリサイドの窒化物であるＮｉｘ
Ｓｉｙ Ｎｚ膜１４が形成される。次に図１（ｃ）に
示すように、基板１の表面に酸化シリコンからなる層間
絶縁膜１５をＣＶＤ法により堆積する。続いて、コンタ
クトホールを開口し、ソース・ドレイン電極１６を形成
することにより本実施例のＭＯＳＦＥＴが完成する。The nickel silicide film 1 is formed by the heat treatment.
Nix, which is a nitride of nickel silicide, is formed on the surface of No. 3
The Siy Nz film 14 is formed. Next, as shown in FIG. 1C, an interlayer insulating film 15 made of silicon oxide is deposited on the surface of the substrate 1 by the CVD method. Then, the contact hole is opened and the source / drain electrodes 16 are formed to complete the MOSFET of this embodiment.
【００２６】以上に述べた工程のうち、ニッケル層１２
の堆積及びニッケルシリサイド膜１３の形成は以下の方
法に置換えることも可能である。すなわち、一つの方法
としては窒素を含むガスを流した中でニッケル層１２を
堆積し、後の熱処理でＮｉｘＳｉｇ Ｎｚ膜１４を形成
する方法が可能である。この方法を用いた場合、上記、
実施例とは異なり、ニッケルシリサイド膜の膜厚方向に
全体的に窒素が含まれるため酸素の混入を防ぐ効果はよ
り大きくなる。Of the steps described above, the nickel layer 12
And the formation of the nickel silicide film 13 can be replaced by the following method. That is, as one method, a method of depositing the nickel layer 12 in a gas containing nitrogen and forming the NixSigNz film 14 by a subsequent heat treatment is possible. When this method is used,
Unlike the embodiment, nitrogen is entirely contained in the thickness direction of the nickel silicide film, so that the effect of preventing oxygen from mixing is further enhanced.
【００２７】又、他の方法としては、ニッケル層１２の
代わりに窒化ニッケル層を堆積する方法がある。この堆
積は真空中で窒化ニッケルを加熱蒸発させる基板上に堆
積する真空蒸着法を用いることができる。又、窒化ニッ
ケルをターゲットとして基板１の上方に設置し、グロー
放電により発生したアルゴンイオンを衝突させて、基板
１の表面に窒化ニッケルを堆積するスパッタ堆積法によ
っても可能である。このスパッタ堆積法によれば、基板
１に堆積されるスパッタ粒子のエネルギーが大きいた
め、窒化ニッケル基板１への付着性が良く、後に熱処理
により形成されるＮｉｘ Ｓｉｙ Ｎｚ膜１４及び、ニ
ッケルシリサイド膜１３の形成が良好に行なわれる。さ
らに他のスパッタ堆積法としてターゲットにニッケルを
用い、窒素雰囲気中でアルゴンイオンを衝突させること
により、基板１の表面に窒化ニッケル層を堆積すること
も可能である。Another method is to deposit a nickel nitride layer instead of the nickel layer 12. For this deposition, a vacuum vapor deposition method in which nickel nitride is heated and evaporated in a vacuum and deposited on a substrate can be used. It is also possible to use a sputter deposition method in which nickel nitride is set as a target above the substrate 1 and argon ions generated by glow discharge are made to collide with each other to deposit nickel nitride on the surface of the substrate 1. According to this sputter deposition method, since the energy of sputtered particles deposited on the substrate 1 is high, the adherence to the nickel nitride substrate 1 is good, and the Nix Siy Nz film 14 and the nickel silicide film 13 formed by heat treatment later are formed. Are well formed. As another sputter deposition method, nickel can be used as a target and argon ions can be made to collide in a nitrogen atmosphere to deposit a nickel nitride layer on the surface of the substrate 1.
【００２８】さらに他の方法としては、ニッケルシリサ
イド膜１３を基板１の表面に形成した後に窒素を含む、
例えばＮＨ3 ，Ｎ2 ＯあるいはＮＦ3 等のガスによる熱
処理を加えて、窒化膜１４を形成するようにしてもよ
い。As yet another method, after the nickel silicide film 13 is formed on the surface of the substrate 1, nitrogen is added.
For example, heat treatment using a gas such as NH 3 , N 2 O, or NF 3 may be applied to form the nitride film 14.
【００２９】図３（ａ）〜（ｅ）は本発明の第２の実施
例であるＣＭＯＳＦＥＴ及びその製造方法を示す断面図
である。ニッケル図３（ｅ）に示すようにｎ−ＭＯＳＦ
ＥＴのヒ素を含む拡散層３及びｐ−ＭＯＳＦＥＴのボロ
ンもしくはインジウム等のｐ型不純物を含む拡散層３ａ
表面にシリサイド膜１３が形成され、拡散層３，３ａの
表面にはＮｉｘ Ｓｉｙ Ｎｚ膜１４が形成される。こ
のような構造をとることにより、ｎ−ＭＯＳＦＥＴで得
られる効果は前述の実施例で述べた通りである。さら
に、Ｐ−ＭＯＳＦＥＴについては何ら特性上の欠陥が生
じることはなく、低抵抗化が図れる。3 (a) to 3 (e) are sectional views showing a CMOSFET according to a second embodiment of the present invention and a method for manufacturing the same. Nickel n-MOSF as shown in FIG.
Diffusion layer 3 containing arsenic of ET and diffusion layer 3a containing p-type impurities such as boron or indium of p-MOSFET.
A silicide film 13 is formed on the surface, and a Nix Siy Nz film 14 is formed on the surfaces of the diffusion layers 3 and 3a. With such a structure, the effects obtained by the n-MOSFET are as described in the above-mentioned embodiments. Further, the P-MOSFET does not have any defect in its characteristics, and the resistance can be reduced.
【００３０】以下に図３を用いて本実施例のＣＭＯＳＦ
ＥＴの製造方法を詳細に説明する。まず、ｎ型半導体基
板１にＬＯＣＯＳ法もしくはトレンチ法を用いて、素子
分離領域２を形成した後、ｎ−ＭＯＳＦＥＴ形成領域に
ｐ型不純物をイオン注入し、ｐ−ウェル２０を形成す
る。この際、ｐ−ＭＯＳＦＥＴ形成領域にはレジスト
（図示せず）を形成し、マスクとして用いることにより
ｐ型不純物のイオン注入を防ぐ。The CMOSF of this embodiment will be described below with reference to FIG.
The ET manufacturing method will be described in detail. First, after the element isolation region 2 is formed on the n-type semiconductor substrate 1 by using the LOCOS method or the trench method, p-type impurities are ion-implanted into the n-MOSFET forming region to form the p-well 20. At this time, a resist (not shown) is formed in the p-MOSFET formation region and used as a mask to prevent ion implantation of p-type impurities.
【００３１】続くｐ−ＭＯＳＦＥＴ及び、ｎ−ＭＯＳＦ
ＥＴのゲート酸化膜５、ゲート電極６及び、ゲート側壁
膜８の形成は前述の実施例で説明した工程と同様に行え
ばよく、詳しい工程の説明は省略する。又、これらの工
程はＰ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴ共通のプロセ
スで行える。次にソース・ドレイン拡散膜３の形成は、
ｎ−ＭＯＳＦＥＴ、Ｐ−ＭＯＳＦＥＴの順序で行われ
る。すなわち、図３（ａ）に示すようにまず、ｎ−ＭＯ
ＳＦＥＴにヒ素のイオン注入が行われる。この際にはＰ
−ＭＯＳＦＥＴの上にはレジスト２１が形成される。続
いて、Ｐ−ＭＯＳＦＥＴにイオン注入（例えば、ボロ
ン、インジウム等）が行われる場合には、図４（ｂ）に
示すようにボロンがｎ−ＭＯＳＦＥＴに注入することを
防ぐためｎ−ＭＯＳＦＥＴ上にレジスト２１ａが形成さ
れる。Subsequent p-MOSFET and n-MOSF
The formation of the gate oxide film 5, the gate electrode 6, and the gate side wall film 8 of ET may be performed in the same manner as the steps described in the above-mentioned embodiment, and the detailed description of the steps will be omitted. Further, these steps can be performed by a process common to P-MOSFET and n-MOSFET. Next, the formation of the source / drain diffusion film 3
It is performed in the order of n-MOSFET and P-MOSFET. That is, as shown in FIG.
Arsenic is ion-implanted into the SFET. In this case, P
A resist 21 is formed on the MOSFET. Subsequently, when ion implantation (for example, boron, indium, etc.) is performed on the P-MOSFET, as shown in FIG. 4B, boron is implanted on the n-MOSFET to prevent the boron from being implanted on the n-MOSFET. The resist 21a is formed.
【００３２】続く図３（ｃ）、（ｄ）、（ｅ）に示す工
程は図３（ｃ）におけるニッケル層１２の堆積の際にＰ
型ＭＯＳＦＥＴでは、Ｐ型の拡散層中のボロンが、ニッ
ケル層とシリコンとの反応をうながし、ｎ型ＭＯＳＦＥ
Ｔに比べてＰ型ＭＯＳＦＥＴのニッケルシリサイド膜が
厚く形成される点を除いて、ｎ−ＭＯＳＦＥＴ、ｐ−Ｍ
ＯＳＦＥＴの両者にほぼ同時に行われ、図１（ａ）、
（ｂ）、（ｃ）を用いて説明した工程と同様に行えばよ
く、詳しい説明は省略する。The subsequent steps shown in FIGS. 3 (c), 3 (d) and 3 (e) are performed during the deposition of the nickel layer 12 in FIG. 3 (c).
In the n-type MOSFET, the boron in the p-type diffusion layer promotes the reaction between the nickel layer and silicon, and the n-type MOSFET is formed.
N-MOSFET, p-M except that the nickel silicide film of the P-type MOSFET is thicker than T
Almost at the same time for both OSFETs, as shown in FIG.
The steps may be performed in the same manner as the steps described using (b) and (c), and detailed description will be omitted.
【００３３】以上の工程により、本実施例のＣＭＯＳＦ
ＥＴが完成する。以上各実施例では金属シリサイド膜と
してニッケルシリサイド膜を用いて説明したが、ニッケ
ルに限らずシリサイド化によって低抵抗化が図られる金
属は全て用いることができ、この場合にも窒化物の形成
により酸素の混入は抑えられる。Through the above steps, the CMOSF of this embodiment is
ET is completed. Although the nickel silicide film is used as the metal silicide film in each of the above embodiments, not only nickel but also any metal whose resistance can be reduced by silicidation can be used. Can be suppressed.
【００３４】図５（ａ）〜（ｃ）は本発明の第３の実施
例である、ＭＯＳＦＥＴ及びその製造方法を示す断面図
である。本実施例においては、図５（ｃ）に示すように
ソース・ドレイン拡散層３の表面にニッケルシリサイド
膜１３が形成され、このニッケルシリサイド膜１３の表
面にタングステン膜４０を成長させている。ここでニッ
ケルシリサイドを用いたのは、図４（ａ）に示すように
透過型電子顕微鏡により観察したニッケルシリサイドの
グレインはその直径が約２０ｎｍと短かく、小さい。こ
れは、チタンシリサイドのグレインに比較して約１／５
倍と小さい。つまりニッケルシリサイドはタングステン
が成長する際の核となる単位面積あたりのグレインの数
がチタンサイドよりも多く、この結果タングステン膜４
０の成長速度が促進される。又、図４（ａ）には図１２
に示すチタンシリサイドのスケッチ図にみられるグレイ
ンとは異なるグレインバウンダリーがみあたらないた
め、タングステン膜４０の成長は抑制されず、又、両者
の密着性も優れる。実際にタングステン膜４０を形成す
る前及び、後にそれぞれ計測したＭＯＳＦＥＴの逆バイ
アス電圧、電流特性を図４（ｂ）に示すが、両者に格段
の差は生じておらず、リーク電流も発生してないことか
ら、その接合特性において優れていることがわかる。5A to 5C are sectional views showing a MOSFET and a method of manufacturing the same, which is a third embodiment of the present invention. In the present embodiment, as shown in FIG. 5C, the nickel silicide film 13 is formed on the surface of the source / drain diffusion layer 3, and the tungsten film 40 is grown on the surface of the nickel silicide film 13. The reason why nickel silicide is used here is that the grains of nickel silicide observed by a transmission electron microscope as shown in FIG. 4A have a short diameter of about 20 nm and are small. This is about 1/5 of the grain of titanium silicide
Double and small. That is, nickel silicide has a larger number of grains per unit area, which is a nucleus when tungsten grows, than the titanium side. As a result, the tungsten film 4
A growth rate of 0 is promoted. In addition, FIG.
Since no grain boundary different from the grain seen in the sketch of the titanium silicide shown in FIG. 3 is seen, the growth of the tungsten film 40 is not suppressed and the adhesion between the two is excellent. FIG. 4B shows the reverse bias voltage and current characteristics of the MOSFET measured before and after the actual formation of the tungsten film 40, but there is no remarkable difference between the two, and a leak current also occurs. Since it is not present, it can be seen that the bonding characteristics are excellent.
【００３５】以下に図５（ａ）〜（ｃ）を用いて本実施
例の製造方法を説明する。まず、図５（ａ）に示す、ニ
ッケル層１２の堆積までは図１（ａ）に示した実施例１
と同様に行うことが可能であり、詳細な説明は省略す
る。The manufacturing method of this embodiment will be described below with reference to FIGS. First, the first embodiment shown in FIG. 1A until the nickel layer 12 is deposited as shown in FIG.
The detailed description is omitted here.
【００３６】但し、本実施例のソース・ドレイン拡散層
の不純物はヒ素に限定されるものでなく、ｎ−ＭＯＳＦ
ＥＴの場合には他のｎ型不純物、例えばリン等、ｐ−Ｍ
ＯＳＦＥＴの場合にはＰ型の不純物、例えばボロン、イ
ンジウム等を用いることができる。However, the impurity of the source / drain diffusion layer of this embodiment is not limited to arsenic, and the n-MOSF is used.
In the case of ET, other n-type impurities such as phosphorus, p-M
In the case of OSFET, P-type impurities such as boron and indium can be used.
【００３７】次に図５（ｂ）に示すように、４００℃〜
６００℃の熱処理によるシリコン基板１とニッケル層１
２の反応からニッケルシリサイド膜１３をソース・ドレ
イン拡散層上に形成し、未反応で残置されたニッケル
は、硫酸過水による処理によって除去される。続いて拡
散層３及び、ゲート電極６においてニッケルシリサイド
のグレインを核とした選択ＣＶＤ法により、タングステ
ン膜４０が成長される。このＣＶＤ法は温度は３００℃
〜５００℃程度、高真空の下でタングステンを含むガス
中で行われる。Next, as shown in FIG.
Silicon substrate 1 and nickel layer 1 by heat treatment at 600 ° C
The nickel silicide film 13 is formed on the source / drain diffusion layers from the reaction 2 and the nickel left unreacted is removed by the treatment with sulfuric acid / hydrogen peroxide mixture. Then, a tungsten film 40 is grown on the diffusion layer 3 and the gate electrode 6 by a selective CVD method using a grain of nickel silicide as a nucleus. This CVD method has a temperature of 300 ° C.
It is performed in a gas containing tungsten under high vacuum at about 500 ° C.
【００３８】続いて、図５（ｃ）に示すようにコンタク
ト部を開口して層間絶縁膜１５を形成する。さらに、ソ
ース・ドレイン電極１６を形成する工程を経て本実施例
によるＭＯＳＦＥＴが完成する。Subsequently, as shown in FIG. 5C, the contact portion is opened to form an interlayer insulating film 15. Further, the MOSFET according to the present embodiment is completed through the steps of forming the source / drain electrodes 16.
【００３９】図６（ａ）〜（ｃ）は本発明の第４の実施
例である。ＭＯＳＦＥＴ及びその製造方法を示す断面図
である。第３の実施例と異なるのはゲート側壁の絶縁膜
を窒化膜ではなく酸化膜とする点である。これはタング
ステン膜４０とゲート電極６の間に生じるオーバーラッ
プ容量を低減することによる動作の高速化を目的とする
ものである。この容量の低減は窒化シリコン膜８ａより
も低い誘電率を有する酸化シリコン膜を絶縁材に用いる
ことにより達成される。FIGS. 6A to 6C show the fourth embodiment of the present invention. FIG. 7 is a cross-sectional view showing the MOSFET and the method for manufacturing the MOSFET. The difference from the third embodiment is that the insulating film on the side wall of the gate is an oxide film instead of a nitride film. This is intended to speed up the operation by reducing the overlap capacitance generated between the tungsten film 40 and the gate electrode 6. This reduction in capacitance is achieved by using a silicon oxide film having a dielectric constant lower than that of the silicon nitride film 8a as an insulating material.
【００４０】本実施例のＭＯＳＦＥＴの製造方法では、
図６に示すようにタングステン膜４０を第３の実施例と
同様にＣＶＤ成長させた後にＨＦ素の溶液もしくはリン
酸を用いて、窒化シリコンからなるゲート側壁膜８ａを
除去し、この除去した領域に図６（ｃ）に示すように酸
化膜１５をＣＶＤ法により堆積させる。この酸化膜１５
の堆積工程は層間絶縁膜１５の堆積と兼ねて行われるも
のであり、そのための余分の工程は必要としない。In the method of manufacturing the MOSFET of this embodiment,
As shown in FIG. 6, after the tungsten film 40 is grown by CVD as in the third embodiment, the gate sidewall film 8a made of silicon nitride is removed using a solution of HF element or phosphoric acid, and the removed region is removed. Then, as shown in FIG. 6C, an oxide film 15 is deposited by the CVD method. This oxide film 15
The deposition step of is also performed together with the deposition of the interlayer insulating film 15, and an extra step for that is not required.
【００４１】図７（ａ）〜（ｃ）は、本発明の第５の実
施例であるＭＯＳＦＥＴ及びその製造方法を示す断面図
である。本実施例が第３の実施例と異なる点は、ゲート
電極６の表面に形成されるニッケルシリサイド膜１３上
のタングステン膜４０が、ゲート側壁膜８よりも上へ突
出することなく形成されている点である。FIGS. 7A to 7C are cross-sectional views showing a MOSFET and a method of manufacturing the same according to the fifth embodiment of the present invention. The present embodiment is different from the third embodiment in that the tungsten film 40 on the nickel silicide film 13 formed on the surface of the gate electrode 6 is formed without protruding above the gate sidewall film 8. It is a point.
【００４２】ＭＯＳＦＥＴを微細化した場合、ゲ−ト酸
化膜を薄くする要請がありこの薄い酸化膜をゲ−ト電極
材のエッチングの際に共にエッチングしてしまいＳｉ基
板を損傷する恐れがある。このためゲート電極６を薄
く、形成した場合には、ゲート電極６の上のタングステ
ン膜４０をソース・ドレイン拡散層３の表面に成長され
たタングステン膜４０が導通してしまう恐れがある。本
実施例ではこのような構造をとることにより、ソース・
ドレイン電極とゲート電極が導通することを防ぐという
効果を有する。When the MOSFET is miniaturized, the gate oxide film is required to be thin, and this thin oxide film may be etched together with the gate electrode material, which may damage the Si substrate. Therefore, when the gate electrode 6 is thinly formed, the tungsten film 40 on the gate electrode 6 may be electrically connected to the tungsten film 40 grown on the surface of the source / drain diffusion layer 3. In this embodiment, by adopting such a structure, the source
It has an effect of preventing conduction between the drain electrode and the gate electrode.
【００４３】以上の構造のＭＯＳＦＥＴを製造するに
は、ゲート電極６を形成する前工程として、ポリシリコ
ン層の表面にＳｉＮもしくはＳｉＯ2 からなるリン酸、
若しくは弗酸系の溶液により除去される膜をリソグラフ
ィー工程ににより形成し、この絶縁膜を除去し、図７
（ａ）に示すようにニッケル層１２を堆積する。続く図
７（ｂ）以降の工程は第３の実施例と同様であり、符号
及び工程の詳しい説明は省略する。In order to manufacture the MOSFET having the above structure, as a pre-process for forming the gate electrode 6, phosphoric acid made of SiN or SiO 2 is formed on the surface of the polysilicon layer.
Alternatively, a film to be removed with a hydrofluoric acid-based solution is formed by a lithography process, and the insulating film is removed.
A nickel layer 12 is deposited as shown in (a). Subsequent steps after FIG. 7B are the same as those in the third embodiment, and detailed description of the reference numerals and steps will be omitted.
【００４４】図８（ａ）〜（ｅ）は本発明の第６の実施
例であるＣＭＯＳＦＥＴと、その製造方法を示す断面図
である。図８（ｅ）に示すようにＰ−ＭＯＳＦＥＴ及び
ｎ−ＭＯＳＦＥＴのソース・ドレイン拡散層３及びゲー
ト電極１３の表面にニッケルシリサイド膜１３が形成さ
れ、さらにその上にタングステン膜４０が選択ＣＶＤに
より形成される。このような構造のＣＭＯＳＦＥＴでは
第３の実施例で述べたのと同様の効果が得られ、この実
施例の低抵抗化されたＣＭＯＳＦＥＴは高速化を要求さ
れるＬｏｇｉｃ回路等において特に有効である。FIGS. 8A to 8E are sectional views showing a CMOSFET according to a sixth embodiment of the present invention and a method for manufacturing the CMOSFET. As shown in FIG. 8E, the nickel silicide film 13 is formed on the surfaces of the source / drain diffusion layers 3 and the gate electrodes 13 of the P-MOSFET and n-MOSFET, and the tungsten film 40 is further formed thereon by selective CVD. To be done. With the CMOSFET having such a structure, the same effect as that described in the third embodiment can be obtained, and the low resistance CMOSFET of this embodiment is particularly effective in a Logic circuit or the like which is required to operate at high speed.
【００４５】以下に図８（ａ）〜（ｅ）を用いて本実施
例の製造方法を説明する。まず図８（ａ）、（ｂ）及び
（ｃ）に示す工程は図３（ａ）、（ｂ）及び（ｃ）に示
すＣＭＯＳＦＥＴの製造工程と同様に行うことが可能で
あり、同一の部分には同一の符号を付して示し、詳細な
説明は省略する。The manufacturing method of this embodiment will be described below with reference to FIGS. First, the steps shown in FIGS. 8A, 8B, and 8C can be performed in the same manner as the manufacturing process of the CMOSFET shown in FIGS. 3A, 3B, and 3C, and the same portions Are denoted by the same reference numerals, and detailed description will be omitted.
【００４６】次に図８（ｄ）に示すように、ニッケルシ
リサイド膜１３の表面に選択ＣＶＤ法により、タングス
テン膜４０が形成される。続いて酸化膜からなる層間絶
縁膜１５がＣＶＤ法により堆積され、コンタクトの開口
が形成される。この開口にソース・ドレイン電極１６が
堆積されることにより、本実施例のＣＭＯＳＦＥＴが完
成する。Next, as shown in FIG. 8D, a tungsten film 40 is formed on the surface of the nickel silicide film 13 by the selective CVD method. Then, an interlayer insulating film 15 made of an oxide film is deposited by the CVD method to form a contact opening. By depositing the source / drain electrodes 16 in the openings, the CMOSFET of this embodiment is completed.
【００４７】以上の各実施例においては選択ＣＶＤ法に
よる成長膜として、タングステン膜を用いたが他にＴｉ
Ｎ膜、ＴｉＳｉ2 膜、Ａｌ膜、モリブデン膜及びタンタ
ル膜を用いてもよい。In each of the above embodiments, the tungsten film is used as the growth film by the selective CVD method.
N film, TiSi2 film, Al film, molybdenum film and tantalum film may be used.
【００４８】[0048]
【発明の効果】本発明の第一によれば、金属シリサイド
膜の表面に金属及びシリコンのどちらか一方もしくは両
者と窒素の化合物を有することにより、シリサイド膜中
ａの酸素の混入を抑制し、シリサイド膜の形状の劣下を
防ぐ。この結果、シート抵抗の上昇及び接合リーク電流
の発生を防ぐ。According to the first aspect of the present invention, by containing a compound of nitrogen with either one or both of metal and silicon on the surface of the metal silicide film, the mixture of oxygen in a in the silicide film is suppressed, Prevents deterioration of the shape of the silicide film. As a result, increase in sheet resistance and occurrence of junction leak current are prevented.
【００４９】本発明の第二によれば、ニッケルシリサイ
ド膜の表面に選択ＣＶＤ法による成長膜が形成されるた
め、成長膜の速い成長が可能であり、又、成長膜とニッ
ケルシリサイド膜の密着性が良好である。さらに、拡散
層中への成長膜の侵入を防ぎ接合リーク電流の発生が抑
制される。According to the second aspect of the present invention, since the growth film by the selective CVD method is formed on the surface of the nickel silicide film, the growth film can be grown quickly, and the growth film and the nickel silicide film can be adhered to each other. Good property. Furthermore, the growth film is prevented from entering the diffusion layer and the occurrence of junction leakage current is suppressed.
【図１】 本発明の第一の実施例であるＭＯＳＦＥＴの
一製造方法を説明する工程別の断面図である。FIG. 1 is a cross-sectional view for each step illustrating a method for manufacturing a MOSFET that is a first embodiment of the present invention.
【図２】 本発明の一実施例のＭＯＳＦＥＴの拡散層等
の深さと濃度の関係を説明する特性図である。FIG. 2 is a characteristic diagram illustrating a relationship between depth and concentration of a diffusion layer of a MOSFET according to an embodiment of the present invention.
【図３】 本発明の第二の実施例であるＣＭＯＳＦＥＴ
の製造方法を説明する工程別の断面図である。FIG. 3 is a CMOSFET which is a second embodiment of the present invention.
6A to 6C are cross-sectional views for each step for explaining the manufacturing method.
【図４】 本発明の第三実施例の効果を説明するための
図である。FIG. 4 is a diagram for explaining the effect of the third embodiment of the present invention.
【図５】 本発明の第三の実施例であるＭＯＳＦＥＴの
製造方法を説明する工程別の断面図である。FIG. 5 is a cross-sectional view for each step illustrating a method for manufacturing a MOSFET that is a third embodiment of the present invention.
【図６】 本発明の第四の実施例であるＭＯＳＦＥＴの
製造方法を説明する工程別の断面図である。FIG. 6 is a cross-sectional view for each step illustrating a method for manufacturing a MOSFET that is a fourth embodiment of the present invention.
【図７】 本発明の第五の実施例であるＭＯＳＦＥＴの
製造方法を説明する工程別の断面図である。FIG. 7 is a cross-sectional view for each step illustrating a method for manufacturing a MOSFET that is a fifth embodiment of the present invention.
【図８】 本発明の第六の実施例であるＣＭＯＳＦＥＴ
の製造方法を説明する工程別の断面図である。FIG. 8 is a CMOSFET which is a sixth embodiment of the present invention.
6A to 6C are cross-sectional views for each step for explaining the manufacturing method.
【図９】 従来の技術の問題点を説明する断面図であ
る。FIG. 9 is a cross-sectional view illustrating a problem of the conventional technique.
【図１０】 従来の技術の拡散層等の深さと濃度の関係
を説明する特性図である。FIG. 10 is a characteristic diagram illustrating the relationship between the depth and the concentration of a diffusion layer or the like in the conventional technique.
【図１１】 従来の技術の逆バイアス電圧電流特性を説
明する特性図である。FIG. 11 is a characteristic diagram illustrating a reverse bias voltage-current characteristic of a conventional technique.
【図１２】 透過型電子顕微鏡により観察したチタンシ
リサイド膜のスケッチ図である。 １…シリコン基板 ２…素子分離 ３，３ａ…不純物拡散層 ４…チタンシリサイド膜 ５…ゲート絶縁膜 ６…ゲート電極 ８…ゲート側壁膜 ９，１５…層間絶縁膜 １０，１６…ソース・ドレイン電極 １１，４０…タングステン膜 １２，１２ａ…ニッケル層 １３…ニッケルシリサイド膜 １４…Ｎｉａ Ｓｉｙ Ｎｚ膜FIG. 12 is a sketch diagram of a titanium silicide film observed by a transmission electron microscope. DESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2 ... Element isolation 3, 3a ... Impurity diffusion layer 4 ... Titanium silicide film 5 ... Gate insulating film 6 ... Gate electrode 8 ... Gate side wall film 9, 15 ... Interlayer insulating film 10, 16 ... Source / drain electrode 11 , 40 ... Tungsten film 12, 12a ... Nickel layer 13 ... Nickel silicide film 14 ... Nia Siy Nz film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｙ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 29/78 21/336 H01L 29/78 301 Y
Claims (3)
れたゲート酸化膜と、前記ゲート酸化膜上に形成された
ゲート電極と、前記ゲート電極の両側の前記半導体基板
の表面に形成されたヒ素を不純物として含有するソース
・ドレイン拡散層と、 前記ソース・ドレイン拡散層の表面領域に形成された金
属及びシリコンのどちらか一方もしくは両者と窒素の化
合物からなる膜とを備えることを特徴とする半導体装
置。1. A semiconductor substrate, a gate oxide film formed on the semiconductor substrate, a gate electrode formed on the gate oxide film, and a surface of the semiconductor substrate on both sides of the gate electrode. A source / drain diffusion layer containing arsenic as an impurity, and a film formed of a compound of nitrogen and one or both of metal and silicon formed in a surface region of the source / drain diffusion layer. Semiconductor device.
れたゲート酸化膜と前記ゲート酸化膜上に形成されたゲ
ート電極と、前記ゲート電極の両側の前記半導体基板の
表面に形成されたソース・ドレイン拡散層と、 前記ソース・ドレイン拡散層表面に形成されたニッケル
シリサイド膜と、前記ニッケルシリサイド膜の表面に選
択ＣＶＤ法による成長膜とを備えることを特徴とする半
導体装置。2. A semiconductor substrate, a gate oxide film formed on the semiconductor substrate, a gate electrode formed on the gate oxide film, and a source formed on the surface of the semiconductor substrate on both sides of the gate electrode. A semiconductor device comprising a drain diffusion layer, a nickel silicide film formed on the surface of the source / drain diffusion layer, and a growth film by a selective CVD method on the surface of the nickel silicide film.
Ｗ、Ａｌ、ＴｉＮ及びＴｉＳｉ2 いずれかの物質からな
ることを特徴とする請求項２記載の半導体装置。3. The film grown by the selective CVD method comprises:
The semiconductor device according to claim 2, wherein the semiconductor device is made of any one of W, Al, TiN, and TiSi 2 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7566694A JPH07283169A (en) | 1994-04-14 | 1994-04-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7566694A JPH07283169A (en) | 1994-04-14 | 1994-04-14 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283169A true JPH07283169A (en) | 1995-10-27 |
Family
ID=13582772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7566694A Pending JPH07283169A (en) | 1994-04-14 | 1994-04-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283169A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299899A (en) * | 2006-04-28 | 2007-11-15 | Nec Electronics Corp | Semiconductor device and manufacturing method thereof |
| JP2010524259A (en) * | 2007-04-12 | 2010-07-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Strain-enhanced semiconductor device and manufacturing method thereof |
| JPWO2015008336A1 (en) * | 2013-07-16 | 2017-03-02 | 株式会社日立製作所 | Semiconductor device and manufacturing method thereof |
-
1994
- 1994-04-14 JP JP7566694A patent/JPH07283169A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299899A (en) * | 2006-04-28 | 2007-11-15 | Nec Electronics Corp | Semiconductor device and manufacturing method thereof |
| JP2010524259A (en) * | 2007-04-12 | 2010-07-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Strain-enhanced semiconductor device and manufacturing method thereof |
| JPWO2015008336A1 (en) * | 2013-07-16 | 2017-03-02 | 株式会社日立製作所 | Semiconductor device and manufacturing method thereof |
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