KR100613279B1

KR100613279B1 - MOS transistor and its manufacturing method

Info

Publication number: KR100613279B1
Application number: KR1020030097922A
Authority: KR
Inventors: 변동일
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2003-12-26
Filing date: 2003-12-26
Publication date: 2006-08-21
Anticipated expiration: 2023-12-26
Also published as: KR20050066614A

Abstract

본 발명은 모스 트랜지스터 및 그 제조 방법에 관한 것으로서, 반도체 기판 상에 게이트 산화막을 형성하고 그 상부에 다결정 실리콘층을 층착한 후, 게이트 산화막과 다결정 실리콘층을 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 표면 및 기판의 상부에 폴리 산화막을 형성하는 단계; 상기 폴리 산화막 위에 제1 캡 산화막을 형성하는 단계; 상기 제1 캡 산화막 상에 제2 캡 산화막을 형성하는 단계; 상기 게이트 전극을 마스크로 반도체 기판 내에 불순물 이온을 저농도로 주입하여 엘디디 영역을 형성하는 단계; 상기 기판의 전면에 질화막을 증착하고, 그 질화막을 이방성 식각하여 게이트 전극의 측벽에 질화막 스페이서를 형성하는 단계; 상기 게이트 전극 및 반도체 기판 상부의 제1 및 제2 캡 산화막과 폴리 산화막을 제거하고, 질화막 스페이서 및 게이트 전극을 마스크로 반도체 기판 내에 불순물 이온을 고농도로 주입하여 소스/드레인 영역을 형성하는 단계; 및 상기 게이트 전극 및 소스/드레인 영역의 상부에 금속 박막을 증착하고 열처리하여 실리사이드를 형성하는 단계를 포함한다.The present invention relates to a MOS transistor and a method for manufacturing the same, comprising: forming a gate oxide film on a semiconductor substrate, depositing a polycrystalline silicon layer thereon, and patterning the gate oxide film and the polycrystalline silicon layer to form a gate electrode; Forming a poly oxide film on the surface of the gate electrode and on the substrate; Forming a first cap oxide film on the poly oxide film; Forming a second cap oxide film on the first cap oxide film; Implanting impurity ions into the semiconductor substrate at low concentration using the gate electrode as a mask to form an LED region; Depositing a nitride film on the entire surface of the substrate and anisotropically etching the nitride film to form nitride spacers on sidewalls of the gate electrode; Removing the first and second cap oxide layers and the poly oxide layer on the gate electrode and the semiconductor substrate, and implanting a high concentration of impurity ions into the semiconductor substrate using the nitride spacer and the gate electrode as a mask to form a source / drain region; And depositing a metal thin film on the gate electrode and the source / drain regions and heat-treating to form silicide.

모스 트랜지스터, 게이트 전극, 폴리 산화막, 제1 캡 산화막, 제2 캡 산화막, 스페이서, 보론, 침투MOS transistor, gate electrode, poly oxide, first cap oxide, second cap oxide, spacer, boron, penetration

Description

MOS transistor and fabrication method thereof

도 1a 및 도 1b는 종래의 모스 트랜지스터를 제조하는 공정을 설명하기 위한 단면 구성도이고,1A and 1B are cross-sectional configuration diagrams for explaining a process of manufacturing a conventional MOS transistor;

도 2a 내지 도 2f는 본 발명에 따른 모스 트랜지스터를 제조하는 공정을 도시한 단면 구성도이다.2A to 2F are cross-sectional views illustrating a process of manufacturing a MOS transistor according to the present invention.

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 모스 트랜지스터를 제조하는 방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a MOS transistor.

일반적으로 모스 트랜지스터(MOS transistor)는 필드 효과 트랜지스터(field effect transistor, FET)의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과, 이 소스, 드레인 영역이 형성된 반도체 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다. 이러한 모스 트랜지스터의 구조에서 전극인 소스, 드레인, 게이트 상부에는 각각 전기적 신호를 인가하기 위한 금속 배선이 연결되어 소자를 작동시킨다.In general, a MOS transistor is a type of field effect transistor (FET), and includes a source oxide and a drain region formed on a semiconductor substrate, and a gate oxide film and a gate formed on the semiconductor substrate on which the source and drain regions are formed. Has a structure. In the structure of the MOS transistor, metal wires for applying an electrical signal are connected to the source, the drain, and the gate, respectively, to operate the device.

그러면, 첨부된 도 1a와 도 1b를 참조하여 종래 모스 트랜지스터의 제조 공정을 개략적으로 설명한다.Next, a manufacturing process of a conventional MOS transistor will be described with reference to FIGS. 1A and 1B.

먼저 도 1a에 도시한 바와 같이, LOCOS(local oxidation of silicon), STI(shallow trench isolation) 공정 등에 의해 소자 분리 영역(2)이 정의된 반도체 기판(1)을 열 산화하여 정의된 소자 영역에 게이트 산화막(3a)을 형성하고, 그 상부에 다결정 실리콘층(3b)을 증착한 후, 다결정 실리콘층(3b)과 게이트 산화막(3a)을 패터닝(patterning)하여 게이트 전극(3)을 형성한다. 그리고, 반도체 기판(1)을 열 산화하여 게이트 전극(3)의 다결정 실리콘층(3b)의 표면 및 드러난 소자 영역의 반도체 기판(1)의 표면에 폴리 산화막(4)을 형성한다. 그리고, 폴리 산화막(5) 위에 캡(cap) 산화막(5)을 증착한다. 이후, 게이트 전극(3)을 마스크로 이용하여 반도체 기판(1)에 P형 또는 N형 도펀트(dopant)를 저농도로 이온 주입하고 어닐링(annealing)하여 게이트 전극(3)의 양측 하부 반도체 기판(1)에 엘디디(LDD:lightly doped drain)영역(6)을 형성한다. 그리고, 화학 기상 증착으로 반도체 기판(1) 전면에 질화막 또는 산화막 등의 절연막(7)을 증착한다.First, as shown in FIG. 1A, the semiconductor substrate 1 in which the device isolation region 2 is defined is thermally oxidized by a local oxidation of silicon (LOCOS), shallow trench isolation (STI) process, or the like to be gated in the defined device region. After the oxide film 3a is formed and the polycrystalline silicon layer 3b is deposited thereon, the polycrystalline silicon layer 3b and the gate oxide film 3a are patterned to form the gate electrode 3. The semiconductor substrate 1 is thermally oxidized to form a poly oxide film 4 on the surface of the polycrystalline silicon layer 3b of the gate electrode 3 and the surface of the semiconductor substrate 1 in the exposed device region. Then, a cap oxide film 5 is deposited on the poly oxide film 5. Subsequently, using a gate electrode 3 as a mask, ion implantation of P-type or N-type dopant at low concentration into the semiconductor substrate 1 and annealing are performed to anneal the lower semiconductor substrate 1 at both sides of the gate electrode 3. Lightly doped drain (LDD) region 6 is formed in the above. Then, an insulating film 7 such as a nitride film or an oxide film is deposited on the entire surface of the semiconductor substrate 1 by chemical vapor deposition.

그 다음 도 1b에 도시한 바와 같이, 절연막(7)을 플라즈마 식각에 의해 이방성 식각하여 게이트 전극(3)의 측벽에 측벽 스페이서(8)를 형성하고, 게이트 전극(3) 및 엘디디 영역(6)의 상부에 드러난 캡 산화막(5)을 제거한다. 그리고, 반도체 기판(1)을 불산 수용액에 의해 습식 세정(cleaning)하여 드러난, 게이트 전극(3) 및 스페이서(8) 외방의 반도체 기판(1) 상부의 폴리 산화막(4)을 제거한다. 이 후 스페이서(8) 및 게이트 전극(3)을 마스크로 이용하여 소자 영역의 반도 체 기판(1)에 엘디디 영역(6)과 동일한 도전형의 도펀트를 고농도로 이온 주입하고 어닐링(annealing)하여 소자 영역의 반도체 기판(1)에 소스/드레인 영역(9)을 형성한다. 그리고 게이트 전극(3) 상부 폴리 실리콘 및 소스/드레인 영역(9) 상부에 금속 박막을 증착하고 빠른 열처리(RTA: rapid thermal anneal)를 통해 실리사이드(10)를 형성한다.Then, as shown in FIG. 1B, the insulating film 7 is anisotropically etched by plasma etching to form sidewall spacers 8 on the sidewalls of the gate electrodes 3, and the gate electrodes 3 and the LED regions 6. Remove the cap oxide film 5 exposed on the top of the). Then, the polyoxide film 4 on the upper portion of the semiconductor substrate 1 outside the gate electrode 3 and the spacer 8 that is exposed by wet cleaning with the hydrofluoric acid aqueous solution is removed. Thereafter, using the spacer 8 and the gate electrode 3 as a mask, the dopant of the same conductivity type as that of the LED region 6 is ion implanted at high concentration into the semiconductor substrate 1 of the device region, and annealed. The source / drain regions 9 are formed in the semiconductor substrate 1 in the element region. Then, a metal thin film is deposited on the polysilicon and the source / drain regions 9 on the gate electrode 3 and the silicide 10 is formed through rapid thermal anneal (RTA).

상기한 종래 모스 트랜지스터의 제조 공정에서 엘디디 영역(6) 및 소스/드레인 영역(9)을 형성하는 공정은 게이트 전극(3)의 저항을 낮추고 전도성을 갖도록 하기 위한 것으로, 반도체 기판(1)에 불순물 이온을 주입하는 과정에서 게이트 전극(3)에도 불순물 이온이 주입된다.The process of forming the LED region 6 and the source / drain region 9 in the manufacturing process of the conventional MOS transistor is to lower the resistance of the gate electrode 3 and to have conductivity. In the process of implanting impurity ions, impurity ions are also implanted in the gate electrode 3.

그런데, 위와 같이 이온 주입된 불순물 이온을 활성화시키기 위한 열처리를 실시하는 과정에서, 게이트 전극(3) 및 반도체 기판(1)에 주입된 불순물 이온 특히, 보론(B)이 캡 산화막(5)을 뚫고 스페이서(8)로 열 확산되는 침투(penetration) 현상이 발생하게 된다. 따라서 종래의 모스 트랜지스터는 이와 같은 보론 침투 현상에 의해 원치 않는 전류의 흐름이 발생하여 트랜지스터의 전기적 특성이 변화하고, 결과적으로는 소자의 신뢰성이 저하되는 문제점이 있다.However, in the process of performing heat treatment for activating the ion implanted impurity ions as described above, the impurity ions implanted into the gate electrode 3 and the semiconductor substrate 1, in particular, boron B, penetrate the cap oxide film 5. Penetration phenomenon that is thermally diffused into the spacer 8 occurs. Therefore, the conventional MOS transistor has a problem in that unwanted current flow occurs due to the boron penetration phenomenon, thereby changing the electrical characteristics of the transistor, and consequently, the reliability of the device is degraded.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 게이트 전극 및 반도체 기판에 이온 주입된 불순물 이온 특히 보론(B)의 침투(penetration) 현상을 방지하는 모스 트랜지스터 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a MOS transistor and a method of manufacturing the same, which prevent the penetration of impurity ions, particularly boron (B), implanted into the gate electrode and the semiconductor substrate. It is.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 형성되고 게이트 산화막과 다결정 실리콘층으로 이루어진 게이트 전극; 상기 게이트 전극의 측벽 및 상기 반도체 기판 상에 형성되는 제1 캡 산화막; 상기 제1 캡 산화막 상에 형성되는 제2 캡 산화막; 및 상기 제2 캡 산화막의 외방으로 상기 반도체 기판 내에 형성되는 소스 및 드레인 영역을 포함하는 모스 트랜지스터를 제공한다.In order to achieve the object as described above, the present invention is a gate electrode formed on a semiconductor substrate consisting of a gate oxide film and a polycrystalline silicon layer; A first cap oxide layer formed on sidewalls of the gate electrode and the semiconductor substrate; A second cap oxide film formed on the first cap oxide film; And a source and a drain region formed in the semiconductor substrate outside the second cap oxide film.

상기한 반도체 소자를 제조하기 위한 방법으로 본 발명은, 반도체 기판 상에 게이트 산화막을 형성하고 그 상부에 다결정 실리콘층을 층착한 후, 게이트 산화막과 다결정 실리콘층을 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 표면 및 기판의 상부에 폴리 산화막을 형성하는 단계; 상기 폴리 산화막 위에 제1 캡 산화막을 형성하는 단계; 상기 제1 캡 산화막 상에 제2 캡 산화막을 형성하는 단계; 상기 게이트 전극을 마스크로 반도체 기판 내에 불순물 이온을 저농도로 주입하여 엘디디 영역을 형성하는 단계; 상기 기판의 전면에 질화막을 증착하고, 그 질화막을 이방성 식각하여 게이트 전극의 측벽에 질화막 스페이서를 형성하는 단계; 상기 게이트 전극 및 반도체 기판 상부의 제1 및 제2 캡 산화막과 폴리 산화막을 제거하고, 질화막 스페이서 및 게이트 전극을 마스크로 반도체 기판 내에 불순물 이온을 고농도로 주입하여 소스/드레인 영역을 형성하는 단계; 및 상기 게이트 전극 및 소스/드레인 영역의 상부에 금속 박막을 증착하고 열처리하여 실리사이드를 형성하는 단계를 포함한다.As a method for manufacturing the semiconductor device, the present invention includes forming a gate oxide film on a semiconductor substrate and depositing a polycrystalline silicon layer thereon, followed by patterning the gate oxide film and the polycrystalline silicon layer to form a gate electrode; Forming a poly oxide film on the surface of the gate electrode and on the substrate; Forming a first cap oxide film on the poly oxide film; Forming a second cap oxide film on the first cap oxide film; Implanting impurity ions into the semiconductor substrate at low concentration using the gate electrode as a mask to form an LED region; Depositing a nitride film on the entire surface of the substrate and anisotropically etching the nitride film to form nitride spacers on sidewalls of the gate electrode; Removing the first and second cap oxide layers and the poly oxide layer on the gate electrode and the semiconductor substrate, and implanting a high concentration of impurity ions into the semiconductor substrate using the nitride spacer and the gate electrode as a mask to form a source / drain region; And depositing a metal thin film on the gate electrode and the source / drain regions and heat-treating to form silicide.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 모스 트랜지스터 및 그 제조 방법을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, a MOS transistor and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, area, plate, etc. is over another part, this includes not only the part directly above the other part but also another part in the middle. On the contrary, when a part is just above another part, it means that there is no other part in the middle.

먼저, 도 2a에 도시한 바와 같이, 반도체 기판(21) 위에 LOCOS(local oxidation silicon) 또는 STI(shallow trench isolation) 방식 등의 공정을 통해 활성 영역을 정의하는 소자 분리 영역(22)을 형성한다.First, as shown in FIG. 2A, an isolation region 22 defining an active region is formed on a semiconductor substrate 21 through a process such as local oxidation silicon (LOCOS) or shallow trench isolation (STI).

상기한 LOCOS 방식은 반도체 기판(21)의 소정 영역을 산화시켜 소자 분리 영역(미도시)을 형성하는 방식이고, STI 방식은 반도체 기판(21)의 소정 영역에 트렌치를 형성한 후 절연 물질을 채워 소자 분리 영역(22)을 형성하는 방식이다. 바람직하게, 본 실시예에 따른 모스 트랜지스터의 제조 방법은 STI 방식을 이용하여 소자 분리 영역(22)을 형성한다.The LOCOS method is a method of forming a device isolation region (not shown) by oxidizing a predetermined region of the semiconductor substrate 21. In the STI method, a trench is formed in a predetermined region of the semiconductor substrate 21 to fill an insulating material. The device isolation region 22 is formed. Preferably, the method of manufacturing the MOS transistor according to the present embodiment forms the device isolation region 22 using the STI method.

이어서, 반도체 기판(21)을 열 산화하여 기판(21) 위에 게이트 산화막(23a) 을 성장시킨다. 게이트 산화막(23a)은 게이트 영역에서 유전체의 역할을 하는 것으로서 순수한 SiO₂로 이루어진다.Subsequently, the semiconductor substrate 21 is thermally oxidized to grow a gate oxide film 23a on the substrate 21. The gate oxide film 23a serves as a dielectric in the gate region and is made of pure SiO ₂ .

다음, 화학 기상 증착(CVD ; chemical vapor deposition)법을 이용하여 게이트 산화막(23a)의 상부에 다결정 실리콘층(23b)을 증착하고, 이 후 다결정 실리콘층(23b) 및 게이트 산화막(23a)을 선택적 식각 공정으로 패터닝하여 게이트 전극(23)을 형성한다.Next, the polycrystalline silicon layer 23b is deposited on the gate oxide film 23a by using chemical vapor deposition (CVD), and then the polycrystalline silicon layer 23b and the gate oxide film 23a are selectively selected. The gate electrode 23 is formed by patterning by an etching process.

이어서, 도 2b에 도시한 바와 같이, 반도체 기판(21)을 퍼니스(furnace)에 장입하여 급속 열 산화함으로써 게이트 전극(23)의 표면 및 반도체 기판(21)의 상부에 소정 두께의 폴리 산화막(24)을 형성한다.Subsequently, as shown in FIG. 2B, the semiconductor substrate 21 is charged into a furnace and rapidly thermally oxidized to form a poly oxide film 24 having a predetermined thickness on the surface of the gate electrode 23 and on the semiconductor substrate 21. ).

다음, 도 2c에 도시한 바와 같이, 화학 기상 증착법으로 폴리 산화막(24) 위에 제1 캡 산화막(25)을 형성한다. 여기서 제1 캡 산화막(25)은 후속 이온 주입 공정에 따른 게이트 전극(23) 및 반도체 기판(21)의 손상(damage)을 억제하기 위한 것이다. 이 때 제1 캡 산화막(25)으로는 통상적으로 사용하는 TEOS 계열 물질을 증착 형성한 산화막을 사용할 수 있다.Next, as shown in FIG. 2C, the first cap oxide film 25 is formed on the poly oxide film 24 by chemical vapor deposition. In this case, the first cap oxide layer 25 is for suppressing damage of the gate electrode 23 and the semiconductor substrate 21 in the subsequent ion implantation process. In this case, as the first cap oxide film 25, an oxide film formed by depositing a TEOS-based material which is commonly used may be used.

이어서, 도 2d에 도시한 바와 같이, 제1 캡 산화막(25)의 상부에 제2 캡 산화막(26)을 증착한다. 여기서 제2 캡 산화막(26)은 엘디디 영역과 소스/드레인 영역을 형성하는 후속 공정인 이온 주입을 진행할 때 게이트 전극(23) 및 반도체 기판(21)에 이온 주입된 불순물 이온의 침투(penetration) 현상을 방지하기 위한 것이다. 이 때 제2 캡 산화막(26)으로는 중온 산화막(MTO: Middle Thermal Oxide)으 로 이루어지며, 그 두께가 100∼200Å 정도 되도록 증착한다.Next, as shown in FIG. 2D, a second cap oxide film 26 is deposited on the first cap oxide film 25. Here, the second cap oxide layer 26 penetrates the impurity ions implanted into the gate electrode 23 and the semiconductor substrate 21 during ion implantation, which is a subsequent process of forming the LED region and the source / drain region. This is to prevent the phenomenon. In this case, the second cap oxide film 26 is formed of a middle thermal oxide (MTO) film, and is deposited to have a thickness of about 100 to 200 kPa.

그리고 게이트 전극(23)를 마스크로 하여 반도체 기판(21) 내에 보론(B), 인(P), 비소(As) 등의 P형 또는 N형의 불순물 이온을 저농도로 주입하여 엘디디 영역(27)을 형성한 후, 반도체 기판(21)을 어닐링(annealing)하여 이온 주입에 따른 반도체 기판(21)의 손상 보상 및 이온 주입된 불순물을 활성화시킨다.Using the gate electrode 23 as a mask, P-type or N-type impurity ions, such as boron (B), phosphorus (P), and arsenic (As), are implanted at low concentrations so that the LED region 27 ) Is formed, and then the semiconductor substrate 21 is annealed to activate damage compensation of the semiconductor substrate 21 and ion implanted impurities.

이어서, 도 2e에 도시한 바와 같이, 반도체 기판(21)의 상부 전면에 다음에 설명하는 스페이서(29: 도 2f)를 형성하기 위한 질화막(28)을 화학 기상 증착법으로 증착한다.Subsequently, as shown in FIG. 2E, a nitride film 28 for forming a spacer 29 (FIG. 2F) described next on the upper front surface of the semiconductor substrate 21 is deposited by chemical vapor deposition.

다음, 도 2f에 도시한 바와 같이, 질화막(28)을 플라즈마 식각에 의해 이방성 식각하여 게이트 전극(23)의 측벽 쪽에 질화막을 남김으로써 질화막 스페이서(29)를 형성한다. 그런 다음, 반도체 기판(21)을 불산 수용액에 의해 습식 세정하여 게이트 전극(21)의 상부 및 질화막 스페이서(29) 외방의 반도체 기판(21) 상부의 제1 및 제2 캡 산화막(25, 26) 및 폴리 산화막(24)을 제거한다.Next, as shown in FIG. 2F, the nitride film 28 is anisotropically etched by plasma etching to form a nitride film spacer 29 by leaving the nitride film on the sidewall of the gate electrode 23. Thereafter, the semiconductor substrate 21 is wet-washed with an aqueous hydrofluoric acid solution so that the first and second cap oxide films 25 and 26 are disposed on the upper portion of the gate electrode 21 and the upper portion of the semiconductor substrate 21 outside the nitride film spacer 29. And the poly oxide film 24 is removed.

이어서, 질화막 스페이서(29) 및 게이트 전극(23)을 마스크로 질화막 스페이서(29) 외방의 반도체 기판(21) 내에 보론(B), 인(P), 비소(As) 등의 P형 또는 N형의 불순물 이온을 고농도로 주입하여 소스/드레인 영역(30)을 형성한다.Subsequently, P-type or N-type such as boron (B), phosphorus (P), or arsenic (As) in the semiconductor substrate 21 outside the nitride film spacer 29 using the nitride film spacer 29 and the gate electrode 23 as a mask. Is implanted at a high concentration to form source / drain regions 30.

다음, 게이트 전극(23)의 상부와 반도체 기판(21)의 상부에 금속 박막을 증착하고, 그 금속 박막을 급속 열처리 하여 실리사이드(31)를 형성한다. 여기서 실리사이드(31) 형성 공정은 게이트 전극(23)의 상부 및 반도체 기판(21)의 상부에 코발트, 티타늄 또는 니켈 등의 금속 박막을 스퍼터링 방식으로 형성하고, 상기 반 도체 기판(21)에 RTA(Rapid Thermal Annealing) 공정을 실시한 후, 습식 에천트를 사용하여 상기 반도체 기판의 실리콘과 반응하지 않은 금속 박막을 선택적으로 제거함으로써 형성할 수 있다.Next, a metal thin film is deposited on the gate electrode 23 and the semiconductor substrate 21, and the silicide 31 is formed by rapid heat treatment of the metal thin film. The silicide 31 is formed by sputtering a metal thin film such as cobalt, titanium, or nickel on the gate electrode 23 and on the semiconductor substrate 21. After the Rapid Thermal Annealing) process, a wet etchant may be used to selectively remove the metal thin film that has not reacted with the silicon of the semiconductor substrate.

따라서 위와 같은 공정에 의해 제조된 모스 트랜지스터는 도 2f에 도시한 바와 같이, 반도체 기판(21) 상에는 게이트 산화막(23a)과 다결정 실리콘층(23b)으로 이루어진 소정 폭의 게이트 전극(23)이 형성되어 있고, 게이트 전극(23)의 측벽 및 반도체 기판(21) 상에는 폴리 산화막(24)이 형성되어 있으며, 폴리 산화막(24) 상에는 제1 캡 산화막(25)이 형성되어 있다. 그리고 제1 캡 산화막(25) 상에는 제2 캡 산화막(26)이 형성되어 있고, 제2 캡 산화막(26) 상에는 질화막 스페이서(29)가 형성되어 있다. 또한, 저농도 불순물 영역인 엘디디 영역(27)이 게이트 전극(23)의 외방으로 반도체 기판(21) 내에 형성되어 있으며, 고농도 불순물 영역인 소스/드레인 영역(30)이 질화막 스페이서(29)의 외방으로 반도체 기판(21) 내에 형성되어 있고, 게이트 전극(23), 소스/드레인 영역(30)의 상부에는 실리사이드(31)가 형성되어 있다. 대안으로서 본 발명에 따른 모스 트랜지스터는 위와 같은 구조로 이루어진 반도체 기판(21)의 전면에 통상적인 라이너 질화막(도시하지 않음)이 형성될 수 있다.Accordingly, in the MOS transistor manufactured by the above process, as shown in FIG. 2F, a gate electrode 23 having a predetermined width including the gate oxide film 23a and the polycrystalline silicon layer 23b is formed on the semiconductor substrate 21. The poly oxide film 24 is formed on the sidewall of the gate electrode 23 and the semiconductor substrate 21, and the first cap oxide film 25 is formed on the poly oxide film 24. A second cap oxide film 26 is formed on the first cap oxide film 25, and a nitride film spacer 29 is formed on the second cap oxide film 26. In addition, an LED region 27, which is a low concentration impurity region, is formed in the semiconductor substrate 21 outside the gate electrode 23, and a source / drain region 30, which is a high concentration impurity region, is formed outside the nitride film spacer 29. The silicon substrate 31 is formed in the semiconductor substrate 21, and silicide 31 is formed on the gate electrode 23 and the source / drain region 30. Alternatively, in the MOS transistor according to the present invention, a conventional liner nitride film (not shown) may be formed on the entire surface of the semiconductor substrate 21 having the above structure.

이로서 본 발명에 따른 모스 트랜지스터는 종래와 달리, 게이트 전극(23)의 측벽 및 반도체 기판(21)의 상부에 형성된 제1 캡 산화막(25) 및 제2 캡 산화막(26)으로 이루어진 이중의 캡 산화막을 구비하므로, 이온 주입된 불순물을 활성화시켜 엘디디 영역(27) 및 소스/드레인 영역(30)을 형성하기 위해 열처리를 실시하는 과정에서 게이트 전극(23) 및 반도체 기판(21)에 주입된 불순물 이온 특히, 보론이 스페이서로 열 확산되는 보론 침투(penetration) 현상을 방지할 수 있다.Thus, unlike the related art, the MOS transistor according to the present invention has a double cap oxide film including a first cap oxide film 25 and a second cap oxide film 26 formed on the sidewall of the gate electrode 23 and the semiconductor substrate 21. In order to activate the ion-implanted impurities to form the LED region 27 and the source / drain region 30, the impurities implanted into the gate electrode 23 and the semiconductor substrate 21 are formed. Ion, in particular, it is possible to prevent the boron penetration (penetration) phenomenon in which the boron is thermally diffused into the spacer.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

상술한 바와 같이, 본 발명에서는 게이트 전극의 측벽에 이중의 캡 산화막을 형성하기 때문에, 게이트 전극 및 반도체 기판에 주입된 불순물 이온 특히, 보론이 스페이서로 열 확산되는 보론 침투(penetration) 현상을 방지하여 소자의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.As described above, in the present invention, since a double cap oxide film is formed on the sidewalls of the gate electrode, the impurity ions implanted in the gate electrode and the semiconductor substrate, in particular, the boron penetration phenomenon in which boron is thermally diffused into the spacer, is prevented. There is an effect of improving the electrical characteristics and reliability of the device.

Claims

A gate electrode formed on the semiconductor substrate and composed of a gate oxide film and a polycrystalline silicon layer,

A first cap oxide film formed on sidewalls of the gate electrode and the semiconductor substrate,

A second cap oxide film formed on the first cap oxide film and formed of a middle thermal oxide (MTO), and

Source / drain regions formed in the semiconductor substrate outward of the second cap oxide film

Morse transistor comprising a.

delete

The method of claim 1,

And the second cap oxide film is formed to a thickness of 100 to 200 kHz.

A poly oxide film formed on sidewalls of the gate electrode and the semiconductor substrate,

A first cap oxide film formed on the poly oxide film,

A second cap oxide layer formed on the first cap oxide layer and formed of a middle thermal oxide (MTO),

A nitride film spacer formed on the second cap oxide film,

A low concentration impurity region formed in the semiconductor substrate outward of the gate electrode, and

High concentration impurity regions formed in the semiconductor substrate outward of the nitride film spacers

Morse transistor comprising a.

Forming a gate oxide film on the semiconductor substrate and laminating a polycrystalline silicon layer thereon, and then patterning the gate oxide film and the polycrystalline silicon layer to form a gate electrode;

Forming a poly oxide film on the surface of the gate electrode and on the substrate;

Forming a first cap oxide film on the poly oxide film,

Forming a second cap oxide film formed of a middle thermal oxide (MTO) film on the first cap oxide film,

Implanting impurity ions into the semiconductor substrate at low concentration using the gate electrode as a mask to form an LED region;

Depositing a nitride film on the entire surface of the substrate and anisotropically etching the nitride film to form nitride spacers on sidewalls of the gate electrode;

Removing the first and second cap oxide layers and the poly oxide layer on the gate electrode and the semiconductor substrate, and implanting a high concentration of impurity ions into the semiconductor substrate using the nitride spacer and the gate electrode as a mask to form a source / drain region; and

Depositing and thermally treating a metal thin film on the gate electrode and the source / drain regions to form silicide

Method of manufacturing a MOS transistor comprising a.

delete

The method of claim 5, wherein

And the second cap oxide film is formed to a thickness of 100 to 200 kHz.