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JPH0724337B2 - 多層回路カード構造及びその製造方法 - Google Patents

多層回路カード構造及びその製造方法

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Publication number
JPH0724337B2
JPH0724337B2 JP2299981A JP29998190A JPH0724337B2 JP H0724337 B2 JPH0724337 B2 JP H0724337B2 JP 2299981 A JP2299981 A JP 2299981A JP 29998190 A JP29998190 A JP 29998190A JP H0724337 B2 JPH0724337 B2 JP H0724337B2
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JP
Japan
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conductor
circuit card
concave surface
card structure
multilayer circuit
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JP2299981A
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Inventor
リチヤード・フランシス・フランケニー
カール・ハーマン
Original Assignee
インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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Publication date
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Publication of JPH0724337B2 publication Critical patent/JPH0724337B2/ja
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般に電子デバイスを装着するための多層回
路構造に関する。より具体的には、本発明は、導電性コ
ア（いわゆる導電性パターン）を有する複数の基板から
形成された多層回路カードの製造方法に関する。さらに
具体的には、本発明は、多層回路カード内の各層の正確
な位置合せを可能にする導電性コア（いわゆる導電性パ
ターン）を有する複数の基板から形成された多層回路カ
ードの作成方法に関する。
B.従来の技術 電子計算機では、電子デバイスまたは電子デバイスを収
納するモジュールが、各種の電子デバイス及びモジュー
ルを電気的に相互接続する回路カード上に装着される。
多層回路カードは、通常、複数の基板、すなわち各面に
銅の回路（いわゆる導電性パターン）を有するエポキシ
含浸ガラス繊維を一緒に積層して製造する。多層積層板
を次に穿孔して、層間接続のために必要な多数の相互接
続すなわち「ヴァイア」を形成する。コア（導電性パタ
ーン）の位置は、きわめて正確でなければならない。な
ぜなら、位置合せがずれていると、回路カードは、使用
不能となるからである。
米国特許第3606677号明細書は、導電性パターンを有
し、メタライゼーションのない基板を間に挟んだ誘電体
基板を積層することによって形成される多層構造を記載
している。
米国特許第3795047号明細書は、隣接層間のエポキシ内
に埋め込まれた均一な球形粒状粉末によって電気的に相
互接続された、サブアセンブリを積層することによって
形成される多層構造を記載している。
米国特許第4683653号明細書は、回路パターンをその上
に配設した積層誘電体基板から形成される多層回路板を
記載している。
米国特許第3436819号明細書は、回路を付けた積層誘電
体基板から形成される多層回路板を記載している。
米国特許第4496793号明細書は、積層板の熱膨張率を調
整するための１つまたは複数の金属製安定化シートを含
む多層回路板を記載している。
前述の各従来技術の構造に見られる問題点は、多数の層
を貫通して穿孔された相互接続が、正確な位置で各種の
導電性パターンと交差するように、作成の際に各層の特
に正確な位置合せが必要なことである。
したがって、構造内の多数の層の正確な位置合せが可能
な多層回路カード構造が求められていることは明らかで
ある。
C.発明が解決しようとする課題 本発明の１つの目的は、改良された多層回路カード構造
及びその作成方法を提供することである。
本発明の別の目的は、それぞれ熱伝導性または導電性あ
るいはその両方の特性を備えたコア（導電性パターン）
を有する複数の基板から形成された、改良された多層回
路カード構造を提供することである。
本発明の別の目的は、作成の際にコア間の（導電性パタ
ーン）間の正確な位置合せが可能な、熱伝導性または導
電性あるいはその両方の特性を備えたコア（導電性パタ
ーン）を有する複数の基板から形成された、改良された
多層回路カード構造を提供することである。
D.課題を解決するための手段 ［課題を解決するための手段］ 請求項１に記載の多層回路カード構造は、それぞれが少
なくとも１つの第１の導電体を有する複数の重なった基
板、前記第１の導電体に、互いに重なる位置関係で選択
的に配設された、それぞれが凸形表面及び凹型表面を有
する複数のくぼみ、及び前記複数の基板のうちの第１の
基板内の選択されたくぼみの凹形表面と前記複数の基板
のうちの第２の基板内の選択されたくぼみの凸形表面と
の間、又は前記第１の基板内の選択されたくぼみの凹形
表面と前記第２の基板内の選択されたくぼみの凹部表面
との間に配設され、前記第１の基板内の選択されたくぼ
みと前記第２の基板内の選択されたくぼみとを電気的に
接続する第２の導電体、を含んでいる。
請求項２に記載の発明は、請求項１に記載の多層回路カ
ード構造において、前記第１の導電体が、銅−インバー
ル−銅の層よりなることを特徴としている。
請求項３に記載の発明は、請求項１に記載の多層回路カ
ード構造において、前記重なった基板のうちの少なくと
も１つの基板の前記第１の導電体上に誘電体をコーティ
ングしたことを特徴としている。
請求項４に記載の発明は、請求項３に記載の多層回路カ
ード構造において、前記誘電体が高分子材料であること
を特徴としている。
請求項５に記載の発明は、請求項４に記載の多層回路カ
ード構造において、前記高分子材料が、ポリイミドとフ
ルオロポリマを含む群から選択された材料であることを
特徴としている。
請求項６に記載の発明は、請求項１に記載の多層回路カ
ード構造において、前記第２の導電体が、選択されたく
ぼみの凹部内に配設された導電性ペーストよりなること
を特徴としている。
請求項７に記載の発明は多層回路カード構造を製造する
方法であって、複数の第１の導電体の各々に、それぞれ
凸形表面及び凹形表面を有する複数のくぼみを形成する
段階と、前記複数の第１の導電体を積層した際に、積層
方向に隣合う一方の第１の導電体の選択されたくぼみの
前記凹形表面と他方の第１の導電体の選択されたくぼみ
の前記凸形表面との間、又は前記一方の第１の導電体の
選択されたくぼみの前記凹形表面と前記他方の第１の導
電体の選択されたくぼみの前記凹形表面との間に、これ
らのくぼみを相互接続する第２の導電体を選択的に配設
する段階と、前記第２の導電体を選択的に配置した後に
前記複数の第１の導電体を積層する段階と、を含んでい
る。
請求項８に記載の多層回路カード構造を製造する方法で
は、前記複数のくぼみを形成する段階と前記第２の導電
体を選択的に配設する段階との間に、前記第１の導電体
の選択された表面を誘電体でコートする段階を含んでい
る。
［作用］ 本発明の多層回路カード構造では、回路カードのそれぞ
れが少なくとも１つの第１の導電体を有し、複数枚が積
層されている。各基板には、複数の印刻されたくぼみが
形成され、各くぼみは、凸型表面及び凹型表面をもつ。
誘電体コーティングを利用して、隣接基板間の絶縁を行
い、複数の基板のうちの第１の基板内の選択されたくぼ
みの凹形表面と複数の基板のうちの第２の基板内の選択
されたくぼみの凸形表面との間、又は第１の基板内の選
択されたくぼみの凹形表面と第２の基板内の選択された
くぼみの凹部表面との間に、第２の導電体を選択的に配
置することにより、積層方向に隣接する印刻されたくぼ
みを用いて、一つの基板の第１の導電体の選択された部
分が、積層される他の基板の第１の導電体の選択された
部分に電気的に結合され、電気接続が形成される。
なお、第１の導電体が銅−インバール−銅の層であれ
ば、熱膨張係数を小さくできる。
また、第１の銅電体上を誘電体でコーティングすること
により、基板間を絶縁することができる。
また、誘電体を高分子材料とすることにより、絶縁性を
安定させることができる。高分子材料はポリイミドとフ
ルオロポリマを含む群から選択された材料とすることが
できる。
第２の導電体を導電性ペーストとすることにより、これ
をスクリーン印刷等により付与することができる。
請求項６に記載の多層回路カード構造を製造する方法で
は、先ず複数の第１の導電体の各々に、それぞれ凸形表
面及び凹形表面を有する複数のくぼみが形成される。次
に、複数の第１の導電体を積層する際に、積層方向に隣
合う一方の第１の導電体の選択されたくぼみの凹形表面
と他方の第１の導電体の選択されたくぼみの凸形表面と
の間、又は一方の第１の導電体の選択されたくぼみの凹
形表面と他方の第１の導電体の選択されたくぼみの凹形
表面との間に、これらのくぼみを相互接続する第２の導
電体が選択的に配設される。第２の導電体を選択的に配
置した後、一方の第１の導電体と他方の第１の導電体と
が重ね合わされる。その後、同様にして順番に他の第１
の導電体を積層することによって多層回路カード構造が
実現される。
請求項８に記載の多層回路カード構造を製造する方法で
は、第１の導電体に複数のくぼみが形成され、その後
に、第１の導電体の選択された表面（絶縁すべき部分）
が誘電体でコートされる。その後、第２の導電体が選択
的に配設される。
E.実施例 ここで図面、特に第１図を参照すると、本発明の方法に
よる多層回路カードの１つの層の作成工程を図示した断
面図が示されている。この図から分かるように、本発明
の多層回路カードの単一層を作成するには、まず、第１
の導電体としての導電性コア（いわゆる導電性パター
ン）10を利用する。導電性コア10は、銅、アルミニウ
ム、鉄などの金属材料、または銅−インバール−銅など
の複合金属材料で作成することが好ましい。
本発明の好ましい実施例では、導電性コア10は、各基板
（導電性コア10、誘電体18、マスク26、感光性はんだマ
スク32を含む）に、その基板に装着される電子デバイス
の製造材料の熱膨張率にきわめて近い熱膨張率を与える
ものを選択する。通常、電子デバイスは、シリコン、ま
たはガリウムヒ素などの材料から作成される。シリコン
電子デバイスの場合には、銅−インバール−銅またはモ
リブデンを利用することによって、導電性コア10は、シ
リコンの熱膨張率にきわめて近い熱膨張率をもたらすこ
とができる。
装着される電子デバイスの熱膨張率にきわめて近い熱膨
張率をもつ導電性コア10を形成することにより、電子デ
バイスと多層回路カードの間の熱膨張率の不一致によっ
て生ずる信頼性の問題の心配なく、このような電子デバ
イスを多層回路カードに直接取り付けることが可能にな
る。
図に示されているように、導電性コア10は、複数の印刻
された各くぼみ12を含む。これらのくぼみは、パンチま
たはダイを利用して作成する。印刻された各くぼみ12
は、凸形表面14及び凹形表面16を含むことが好ましい。
本発明の図示された実施例では、導電性コア10は、厚さ
１〜２ミル（１ミル（mils）＝1/1000インチ。したがっ
て、１〜２ミル＝25.4005μｍ〜50.8010μｍ。）の材料
を利用して形成することが好ましい。印刻された各くぼ
み12は、導電性コア10の表面から約４ミルの距離、すな
わち導電性コア10の厚さの約２倍だけ突き出すことが好
ましい。
次に、第２図には、本発明の方法に従って作成される多
層回路カードの１層の作成工程の次の段階を示す断面図
が示されている。図に示されているように、導電性コア
10に複数の印刻されたくぼみ12を印刻した後で、導電性
コア10の突き出たディンプルをもつ側を、誘電体でナイ
フ・コートする。選択する誘電体は、高分子、セラミッ
ク素材、または他の適当な誘電体であることが好まし
い。高分子素材の例には、ポリイミド、マイラー、ポリ
エーテルイミド、ポリテトラフルオロエチレン、エポキ
シ（FR4）、及びビスマレイミド樹脂がある。本発明の
好ましい実施例では、ポリイミドを利用して誘電体18を
形成する。次に、コーティングの厚さが印刻された各く
ぼみ12の凸形表面14の高さに限定されるように、誘電体
18の層を導電性コア10上にナイフ・コートする。その
後、当技術で周知の技法を利用して、誘電体18を硬化さ
せる。また、光結像可能な誘電体を利用して、導電性コ
ア10上に「カーテン・コート」することができる。その
後、光結像可能な誘電体を、露光し現象すると、各凸形
表面14が露出する。
第３図には、本発明の方法による多層回路カードの１層
の作成工程の次の段階が示されている。第３図に示され
ているように、導電性コア10の下側表面は、このとき適
当なフォトレジスト20でコードされている。当技術で周
知の法方で、このフォトレジストを露光し現象し洗浄す
ると、選択された印刻されたくぼみ12の周りにリングが
露出する。これらのリングは、分離された相互接続、す
なわち「ヴァイア」を作成するのに利用する。第２図に
関連して上述したように、代替実施例では、光結像可能
な誘電体を、導電性コア10の下側表面上にカーテン・コ
ートし、露光し現像すると、印刻された各くぼみ12の周
りにリングが露出する。
次に第４図には、この工程の次の段階が図示されてい
る。図示されているように、選択された印刻されたくぼ
み12を分離する複数の分離リング22が、導電性コア10内
にエッチされている。このようにして、個々の印刻され
たくぼみは、導電性コア10の残りの部分から電気的に分
離して、本明細書で詳しく説明するようにして多層回路
カードを作成したとき、分離されたヴァイアが得られ
る。
次に第５図には、多層回路カードの１層の作成工程の次
の段階が示されている。フォトレジスト層20は依然とし
て元の位置にあるが、図示されているこれまでに作成さ
れた層を電気泳動浴に入れ、エッチされた分離リング22
を電着コートし、分離リング22をシールして、それに強
度を与える。電着技法を使用することにより、分離リン
グ22は部分的にエポキシ24で満たされ、その後の硬化サ
イクル中、各分離リング22は、平滑だが多少凹んだエポ
キシの充填物24を達成し、それによって、このように作
成された層の強度を増大させることができる。
次に第６図には、本発明の多層回路カードの単１層の作
成工程の次の段階が図示されている。図に示されている
ように、フォトレジスト層20は、通常の手段によって除
去されており、感光性はんだマスク26が導電性コア10の
下面に塗布されている。次に通常のフォトリソグラフィ
技法を利用して、感光性はんだマスク層26を露光し現像
すると、選択された印刻されたくぼみ12の凹形表面16が
選択的に露出する。
次に第７図には、本発明の方法による多層回路カードの
１層の作成工程の次の段階が図示されている。第７図に
示されているように、誘電体層18を反応性イオン・エッ
チング（RIE）にかけて、誘電体層18の厚さを減らす。
こうして、印刻されたくぼみ12の各凸形表面14が露出す
る。この技法は、多数の導電性コア10を組み立てて多層
回路カードを作成する際に、印刻されたくぼみ12の各凸
形表面14を利用して隣接する導電性コア10間の電気的接
触を行なうという、本発明の方法で不可欠の段階であ
る。
次に第８図には、本発明の方法に従って作成される多層
回路カードの１層の作成工程の次の段階が図示されてい
る。図に示されているように、導電性コア10の上側表面
は、このとき銅などの金属材料の均一なめっき層28でコ
ートされている。
これは、誘電体18に白金、パラジウム、ニッケルなど適
当なシード可能材料をシードすることによって実現され
る。好ましいシード材料はパラジウムである。“Method
for Conditioning on Organic Polymeric Material"と
題するヴィーヴェック（Viehbeck）らの米国特許出願第
07/290,486号（1988年12月23日に出願された）は、高分
子素材、具体的にはポリイミド素材をパラジウムなどの
シード材料でシードするための電気化学的及び化学的方
法を記載している。前記の特許出願の教示を、引用によ
り本明細書に合体する。上記特許出願の方法は、電子及
び対イオンを可逆的に輸送できる有機高分子素材の少な
くとも１つの表面をコンディショニングするための方法
である。この方法は、電解質から対イオンを平行して取
込みながら、高分子素材の酸化還元部位、すなわち酸化
及び還元を受けることのできる部位に電子を印加するも
のである。還元された高分子素材を、次にその金属の陽
イオンを含む溶液に接触させると、これらの陽イオン
は、有機高分子素材内に拡散し、その酸化還元部位に触
れる。このようにして付着された金属は、高分子素材の
連続した電子輸送を仲介することができるので、すでに
付着している金属の下にさらに金属が付着することにな
る。これによって、酸化還元部位は、酸化還元部位から
電子を受け取るように高エネルギー状態で付着されてい
る陽イオンに電子を輸送し、それによって、陽イオンを
ゼロ酸化状態の金属原子に還元する。次に、第２の金属
を、電気めっき浴からゼロ酸化状態の金属上に付着させ
る。
高分子の還元電位に等しいかまたは負の電位が印加され
た電気化学回路内の陰極によって、あるいは、好ましく
はこの還元剤高分子の還元電位に対して負の酸化電位を
もつ還元剤及び溶液によって、高分子素材の酸化還元部
位に電子を供給する。また、高分子素材をテトラキス
（ジメチルアミノ）エチレンに接触させることにより、
高分子素材の還元部位に電子を供給することもできる。
この還元剤は、荷電した形でも中性の形でもよい。高分
子は、その還元電位が金属イオンの還元電位に対して負
の化学的官能基をもたなければならない。高分子表面を
コンディショニングするための適当な還元剤は、電解質
としてフルオロほう酸テトラブチルアンモニウムを含む
アセトンニトリル中のイオンであるベンゾフェノン・ラ
ジカルである。上記の例は、利用できる技法のほんの１
例にすぎず、当技術分野で周知の他のシード技法も利用
できる。
次に、当技術分野で周知の手段によって、シード層上に
別の金属層を無電解付着して、めっきベースを形成す
る。銅、金、銀、ニッケルなどの金属が、シード層上に
無電解付着できる。無電解付着される金属の厚さは、通
常、約0.1〜10ミクロンである。
本発明の図示した実施例では、銅プレート28を利用し
て、回路結線及び本発明の多層回路カードのこの層と第
２層の間の相互接続点を形成する。本発明の好ましい実
施例では、銅プレート28は厚さ約８ミクロンである。
銅の層28を適当なフォトレジスト材料30でコートすると
いう、本発明の方法による多層回路カードの１つの層の
作成工程の次の段階が、第９図に示されている。次に、
フォトレジスト材料30を露光し現像すると、銅プレート
28内に所望の回路結線及び相互接続点ができる。もちろ
ん、パターンめっきや無電解めっきを利用して所望の回
路結線及び相互接続点を形成することもできる。
次に第10図には、銅プレート28を形成されたでき上がっ
た回路結線及び相互接続点が示されている。当業者なら
理解できるように、当技術分野で周知の技法に従って、
銅プレート28のフォトレジスト30によって保護されてい
ない領域に適当なエッチャントを加えることにより、銅
プレート28をエッチングして、所望の回路結線及び相互
接続点を形成する。
最後に、第11図に示したように、導電性コア10の回路側
の面を、感光性はんだマスク32によってコートし、印刻
されたくぼみ12の凸形表面14を覆う銅プレート28の各部
分を、感光性はんだマスク32を介して露光させる。同様
に、第２の導電体としての導電性ペースト34を利用し
て、印刻されたくぼみ12の選択された凹形表面16を充填
する。このように、当業者なら理解できるように、導電
性ペースト34から導電性コア10の印刻されたくぼみ12を
形成する部分を通り、次に、印刻された銅プレート28の
くぼみ12の凸形表面14上にめっきされた部分を経由す
る、導電性経路が作成できる。
次に第12図には、本発明の方法に従って作成された、電
子デバイスをその上に装着した多層回路カードの一部分
が示されている。図示されているように、このより高レ
ベルの多層回路カード50は、第１図ないし第11図に示し
た方法に従って作成された複数の単一層を積み重ねるこ
とによって作成したものである。複数の導電性パッド40
を、図のようにして印刻されたくぼみ12の選択された凸
形表面14と電気的に接触させて、多層回路カード50の上
側表面に装着することができる。
次に、電子デバイスまたはチップ38を多層回路カード50
に電気的に相互接続するための１つの技法が示されてい
る。チップ38を多層回路カード50に接続するための図示
された技法は、複数のはんだボール36を利用する、はん
だ再流動の技術分野でC4（つぶれを制御したチップ接
続）技術として周知の方法である。米国特許第3401126
号明細書及び第3429040号明細書は、半導体チップをキ
ャリヤに下向きにボンディングするC4技法を開示してい
る。これらの特許に記載された技法は、第12図に示した
装着技法に直接適用できる。これらの特許の教示を引用
により本明細書に合体する。さらに、当業者なら理解で
きるように、導電性ペーストを利用して、チップ38を多
層回路カード50に装着することもできる。
また、一般に、前記特許に記載されている技法は、チッ
プ・キャリヤの導体上の半導体デバイス接触部位及びは
んだ接合可能部位上に金属性はんだの可鍛パッドを形成
することを開示している。デバイス・キャリヤのはんだ
接合可能部位は、はんだ付け不可能なバリヤによって取
り囲まれ、半導体デバイス接触部位上のはんだが融けた
とき、半導体デバイスが表面張力によってキャリヤの上
方に吊るして保持されるようになっている。同様に、導
電性パッド40は、表面装着デバイスがその層に装着され
るように、多層回路カード50の下側表面に装着すること
ができる。
本発明の方法に従って作成された多層回路カードの１つ
の重要な特徴は、印刻された各くぼみ12の露出した凸形
表面14と組み合わさった、印刻されたくぼみ12の各凹形
表面16内の導電性ペースト34が伸縮性をもつため、多層
回路カード50の多数の層が、ボールとソケットのように
ぴったりはまることである。このように、従来技術の多
層回路カードに付随する正確な位置合せの問題は、多数
の層を貫通する穿孔工程を要しないだけでなく、このボ
ールとソケットの配置のために正確な位置合せがずっと
簡単になる、本発明の構造を提供することにより最小に
なる。このように、当業者なら第12図を参照すれば明ら
かなように、３枚の信号面と３枚の電力面を含む多層回
路カード50が作成された。もちろん、信号面と電力面の
異なる組合せも可能である。
最後に、第13図には、本発明の方法に従って作成できる
多層回路カード50の第２の実施例の一部分が示されてい
る。第13図に示されているように、図示された多層回路
カード50は、やはり第１図ないし第11図に示した方法に
従って作成された３枚の単一層を利用して作成されてい
る。しかし、印刻された各くぼみ12の凸形表面14がその
上側表面上にある状態で各導電性コア10が配置されてい
る、第12図に示した多層回路カード50とは違って、第13
図の多層回路カード50では、印刻されたくぼみ12の凸形
表面14が下に向いた状態で、１つまたは複数の導電性コ
ア10が配置されている。
この実施例では、導電性ペースト34の塊を利用して、印
刻されたくぼみ12の２つの凹形表面16の間に、一番下の
２つの導電性コア10の間に導電性経路を形成することが
好ましい。誘電体44の追加層をいくつかのレベルに設け
て、隣接する導電性コア10の間に追加の絶縁層を形成す
る。また第２の導電体として導電性ペーストからなる塊
42を利用して、銅プレート28の、印刻された２つのくぼ
み12の２つの凸形表面14に装着された部分の間に導電性
経路を作成する。このようにして、はんだボール36を、
導電性ペースト34内の印刻されたくぼみ12の一番上の凹
形表面16内に簡単かつ容易に配置して、チップ38を装着
する方法をもたらすことができる。
本発明を、好ましい実施例を参照して具体的に図示し記
述したが、当業者なら理解できるように、本発明の精神
及び範囲から逸脱せずに、形状及び細部に変更を加える
ことが可能である。
【図面の簡単な説明】
第１図ないし第11図は、本発明の方法による多層回路カ
ードの１つの層の作成を示す一連の断面図である。 第12図は、本発明の方法に従って作成された、電子デバ
イスを上に装着した多層回路カードの一部分の断面図で
ある。 第13図は、本発明の方法に従って作成された、電子デバ
イスを上に装着した多層回路カードの第２の実施例の一
部分の断面図である。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】それぞれが少なくとも１つの第１の導電体
    を有する複数の重なった基板、 前記第１の導電体に、互いに重なる位置関係で選択的に
    配設された、それぞれが凸形表面及び凹型表面を有する
    複数のくぼみ、及び 前記複数の基板のうちの第１の基板内の選択されたくぼ
    みの凹形表面と前記複数の基板のうちの第２の基板内の
    選択されたくぼみの凸形表面との間、又は前記第１の基
    板内の選択されたくぼみの凹形表面と前記第２の基板内
    の選択されたくぼみの凹部表面との間に配設され、前記
    第１の基板内の選択されたくぼみと前記第２の基板内の
    選択されたくぼみとを電気的に接続する第２の導電体、 を含む多層回路カード構造。
  2. 【請求項２】前記第１の導電体が、導−インバール−銅
    の層よりなることを特徴とする、請求項１に記載の多層
    回路カード構造。
  3. 【請求項３】さらに、前記重なった基板のうちの少なく
    とも１つの基板の前記第１の導電体上に誘電体をコーテ
    ィングしたことを特徴とする請求項１に記載の多層回路
    カード構造。
  4. 【請求項４】前記誘電体が高分子材料であることを特徴
    とする、請求項３に記載の多層回路カード構造。
  5. 【請求項５】前記高分子材料が、ポリイミドとフルオロ
    ポリマを含む群から選択された材料であることを特徴と
    する、請求項４に記載の多層回路カード構造。
  6. 【請求項６】前記第２の導電体が、選択されたくぼみの
    凹部内に配設された導電性ペーストよりなることを特徴
    とする、請求項１に記載の多層回路カード構造。
  7. 【請求項７】多層回路カード構造を製造する方法であっ
    て、 複数の第１の導電体の各々に、それぞれ凸形表面及び凹
    形表面を有する複数のくぼみを形成する段階と、 前記複数の第１の導電体を積層した際に、積層方向に隣
    合う一方の第１の導電体の選択されたくぼみの前記凹形
    表面と他方の第１の導電体の選択されたくぼみの前記凸
    形表面との間、又は前記一方の第１の導電体の選択され
    たくぼみの前記凹形表面と前記他方の第１の導電体の選
    択されたくぼみの前記凹形表面との間に、これらのくぼ
    みを相互接続する第２の導電体を選択的に配設する段階
    と、 前記第２の導電体を選択的に配置した後に前記複数の第
    １の導電体を積層する段階と、 を含む多層回路カード構造の製造方法。
  8. 【請求項８】さらに、前記複数のくぼみを形成する段階
    と前記第２の導電体を選択的に配設する段階との間に、
    前記第１の導電体の選択された表面を誘電体でコートす
    る段階を含む、請求項７に記載の多層回路カード構造の
    製造方法。
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