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JPH07235868A - 電流バッファ回路 - Google Patents

電流バッファ回路

Info

Publication number
JPH07235868A
JPH07235868A JP6024590A JP2459094A JPH07235868A JP H07235868 A JPH07235868 A JP H07235868A JP 6024590 A JP6024590 A JP 6024590A JP 2459094 A JP2459094 A JP 2459094A JP H07235868 A JPH07235868 A JP H07235868A
Authority
JP
Japan
Prior art keywords
power supply
supply terminal
transistor
low
npn transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6024590A
Other languages
English (en)
Inventor
Masaatsu Ito
正厚 伊藤
Yoji Hirano
要二 平野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP6024590A priority Critical patent/JPH07235868A/ja
Priority to US08/392,257 priority patent/US5550501A/en
Priority to KR1019950003493A priority patent/KR950026102A/ko
Publication of JPH07235868A publication Critical patent/JPH07235868A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
    • H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element

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  • General Engineering & Computer Science (AREA)
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  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】 【目的】ＡＢ級プッシュプル回路をドライブするとき、
出力電圧のハイレベルからロウレベルへの遷移時の応答
速度を改善する。 【構成】高位側電源端子９および低位側電源端子１０間
に、ＮＰＮトランジスタ３と抵抗素子５および６とＰＮ
Ｐトランジスタ４と抵抗素子２とが直列接続された出力
段と、この出力段の抵抗素子５および６の接続点が出力
端子１２に接続され、かつこの接続点および低位側電源
端子１０間にＮＰＮトランジスタ１が挿入され、そのベ
ースはＰＮＰトランジスタ４のコレクタに接続されてい
る。入力電圧がハイレベルからロウレベルに低下しＰＮ
Ｐトランジスタ４のコレクタに大きな過渡電流が流れる
際に、抵抗素子２の両端間に生じる電圧でＮＰＮトラン
ジスタ１を導通させて負荷容量１９の電荷を低位側電源
端子１０に放電させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電流バッファ回路に関
し、特に出力レベルがハイレベルからロウレベルへの遷
移速度を改善して大きな負荷容量を駆動できるようにし
た電流バッファ回路に関する。
【０００２】
【従来の技術】従来のこの種の電流バッファ回路の一例
が、特開平１−２３２８０６に記載されている。その主
要部の回路図を示した図５を参照すると、このプッシュ
プル増幅回路は、高位側電源端子９および低位側電源端
子１０間にＮＰＮトランジスタ２９および３１が直列接
続され、このランジスタ３１のベースにはＰＮＰトラン
ジスタ３０のコレクタが接続され、トランジスタ３１の
コレクタにはＰＮＰトランジスタ３０のエミッタからダ
イオード３２を介してそのカソード側で接続されかつ出
力端となる。さらに、ＰＮＰトランジスタ３０のエミッ
タおよび高位側電源端子９間に高位側定電流源のＰＮＰ
トランジスタ３７が挿入されている。
【０００３】一方、ＰＮＰトランジスタ３０のベースお
よび高位側電源端子９間には高位側定電流源のＰＮＰト
ランジスタ３６と抵抗素子４１とＮＰＮトランジスタ３
８が直列接続で挿入されかつこのＮＰＮトランジスタ３
８のベースとＰＮＰトランジスタ３６のコレクタが接続
され、ＮＰＮトランジスタ２９のベースにはＮＰＮトラ
ンジスタ３８のコレクタが接続され、ＰＮＰトランジス
タ３０のベースは高位側電源端子９および低位側電源端
子１０間に直列接続で挿入されたＮＰＮトランジスタ３
９および低位側定電流源４０の直列接続点に接続され
る。このＮＰＮトランジスタ３９のベースが入力端とな
り、高位側定電流源３６および３７のベースと低位側定
電流源４０のベースには定電圧電源端子１３および１４
がそれぞれ接続される。
【０００４】上述の構成において、出力段のトランジス
タとしては２個のＮＰＮトランジスタ２９および３０を
使用し、電流シンクとなる方のトランジスタ３０とＰＮ
Ｐトランジスタ３０およびダイオード３２は変形ダーリ
ントン回路としてＰＮＰ特性をもたせる接続を、抵抗素
子４１およびトランジスタ３８はダイオード接続をそれ
ぞれ構成する。この変形ダーリントン回路によりサブス
トレートＰＮＰトランジスタを使用しないので高周波特
性が良くなる。
【０００５】また、他の一例が特開昭６４−７２６０６
に記載されている。この電流増幅バッファ回路は、その
回路図を示した図６を参照すると、高位側電源端子９お
よび低位側電源端子１０間にＮＰＮトランジスタ３と抵
抗素子５および６とＰＮＰトランジスタ４とが直列接続
された出力段と、この出力段に接続される出力端子１２
と、ＰＮＰトランジスタ１５および抵抗素子１７からな
る高位側定電流源とＰＮＰトランジスタ７とが直列接続
されたエミッタホロワ回路とＮＰＮトランジスタ８と低
位側定電流源のＮＰＮトランジスタ１６および抵抗素子
１８とが直列接続されたエミッタホロワ回路とがそれぞ
れ高位側電源端子９および低位側電源端子１０間に接続
されるとともに、ＰＮＰトランジスタ７およびＮＰＮト
ランジスタ８の各々のベースが入力端子１１に共通接続
された２対の相補型エミッタホロワ回路で構成され出力
段を駆動する入力段とを有する。
【０００６】この構成においては、入力段の相補型エミ
ッタホロワのトランジスタ７および８が出力段のトラン
ジスタ３および４のベース・エミッタ間にバイアスを与
えるので電流バッファ回路はＡＢ級動作をし、その結
果、ほぼ均一な電圧利得が得られ、大電流を負荷に供給
することが可能としている。
【０００７】
【発明が解決しようとする課題】前述した従来のプッシ
ュプル増幅回路は、入力インピーダンスが小さいと入力
信号に対して後段に接続される負荷の影響を与えるの
で、入力段にエミッタホロワが付加されている。そのた
め、この回路の出力は順方向電圧ＶＦ分のレベル低下と
なり、さらに応答速度にも影響を及ぼすという問題があ
る。
【０００８】また他の従来例として示した電流増幅バッ
ファ回路では、出力電圧がハイレベルからロウレベルに
遷移するときの応答速度が遅くなり、特に大電流をドラ
イブするときに顕著になる。
【０００９】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、ＡＢ級プッシュプル回路をドラ
イブするとき、出力電圧がハイレベルからロウレベルへ
遷移する過渡状態時の応答速度を改善した電流バッファ
回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の電流バッファ回
路の特徴は、高位側電源端子および低位側電源端子間に
第１のＮＰＮトランジスタと第１および第２の抵抗素子
と第１のＰＮＰトランジスタとが直列接続された出力段
と、この出力段に接続される出力端子と、高位側定電流
源および第２のＰＮＰトランジスタが直列接続された第
１のエミッタホロワ回路と第２のＮＰＮトランジスタお
よび低位側定電流源が直列接続された第２のエミッタホ
ロワ回路とがそれぞれ高位側電源端子および低位側電源
端子間に接続されるとともに前記第２のＰＮＰトランジ
スタおよび前記第２のＮＰＮトランジスタのそれぞれの
ベースが入力端子に共通接続されてなる２対の相補型エ
ミッタホロワ回路を有する入力段とを備えた電流バッフ
ァ回路において、前記出力段から前記出力端子に供給さ
れる電位がハイレベルからロウレベルに遷移する過渡状
態時に前記出力段の負荷容量の電荷を前記低位側電源端
子に吸収する電流バイパス手段を備えたことにある。
【００１１】また、前記電流バイパス手段は、前記出力
端子および前記低位側電源端子間に第３のＮＰＮトラン
ジスタが挿入され、かつ前記第１のＰＮＰトランジスタ
のコレクタおよび前記低位側電源端子間に第３の抵抗素
子が直列接続で挿入されるとともにこの直列接続点に前
記第３のＮＰＮトランジスタのベースが接続されるよう
に構成することができる。
【００１２】さらに、前記電流バイパス手段は、前記第
１のＰＮＰトランジスタのエミッタおよび前記低位側電
源端子間に第４のＮＰＮトランジスタが挿入され、かつ
前記第１のＰＮＰトランジスタのコレクタおよび前記低
位側電源端子間に第４の抵抗素子が直列接続で挿入され
るとともにこの直列接続点に前記第４のＮＰＮトランジ
スタのベースが接続されるように構成することができ
る。
【００１３】本発明の電流バッファ回路の他の特徴は、
高位側電源端子および低位側電源端子間に第１のＮＰＮ
トランジスタと第１および第２の抵抗素子と第１のＰＮ
Ｐトランジスタとが直列接続された出力段と、この出力
段に接続される出力端子と、高位側定電流源と第３の抵
抗素子と第２のＰＮＰトランジスタとが直列接続された
第１のエミッタホロワ回路および第２のＮＰＮトランジ
スタと第４の抵抗素子と低位側定電流源とが直列接続さ
れた第２のエミッタホロワ回路がそれぞれ高位側電源端
子および低位側電源端子間に接続されるとともに前記第
２のＰＮＰトランジスタおよび前記第２のＮＰＮトラン
ジスタのそれぞれのベースが入力端子に共通接続された
２対の相補型エミッタホロワ回路からなる入力段とを備
えた電流バッファ回路において、前記第１のＰＮＰトラ
ンジスタのエミッタおよび前記低位側電源端子間に第３
のＮＰＮトランジスタが挿入され、かつ前記第１のＰＮ
Ｐトランジスタのコレクタおよび前記低位側電源端子間
に第５の抵抗素子が直列接続で挿入されるとともにこの
直列接続点に前記第３のＮＰＮトランジスタのベースが
接続されたことにある。
【００１４】また、前記第３、前記第４および前記第５
の抵抗素子は、前記第１のＰＮＰトランジスタのコレク
タ電流により前記第３および前記第４のＮＰＮトランジ
スタがそれぞれ導通状態にならない範囲で各々の抵抗値
を設定することができる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
【００１６】図１は本発明の第１の実施例を示す回路図
である。図１を参照すると、高位側電源端子９および低
位側電源端子１０間に、ＮＰＮトランジスタ３と抵抗素
子５および６とＰＮＰトランジスタ４と抵抗素子２とが
直列接続された出力段と、この出力段の抵抗素子５およ
び６の接続点が出力端子１２に接続され、かつこの接続
点および低位側電源端子１０間にＮＰＮトランジスタ１
が挿入され、そのベースはＰＮＰトランジスタ４のコレ
クタに接続されている。
【００１７】この出力段をドライブする入力段は従来技
術と同様に、抵抗素子１７およびＰＮＰトランジスタ１
５からなる高位側定電流源とＰＮＰトランジスタ７とが
直列接続されたエミッタホロワ回路と、ＮＰＮトランジ
スタ８とＮＰＮトランジスタ１６および抵抗素子１８か
らなる低位側定電流源とが直列接続されたエミッタホロ
ワ回路とがそれぞれ高位側電源端子９および低位側電源
端子１０間に接続されるとともに、ＰＮＰトランジスタ
７およびＮＰＮトランジスタ８の各々のベースが入力端
子１１に共通接続された２対の相補型エミッタホロワ回
路からなり、高位側定電流源および低位側定電流源は定
電圧電源端子１３および１４にそれぞれ接続され、入力
段の高位側定電流源に接続されたエミッタホロワ出力が
出力段のトランジスタ３に、低位側定電流源に接続され
たエミッタホロワ出力が出力段のトランジスタ４にそれ
ぞれ供給され、出力段がＡＢ級動作をするように構成さ
れている。
【００１８】これらの構成において、出力段から出力端
子１２に供給される電圧がハイレベルからロウレベルに
遷移する過渡状態時に出力段の負荷容量１９の電荷を低
位側電源端子１０に吸収する電流バイパス手段としてＮ
ＰＮトランジスタ１が動作する。
【００１９】再び図１を参照すると、定常状態のとき
は、入力段のＰＮＰトランジスタ７およびＮＰＮトラン
ジスタ８は定電流源により定電流が流れ、かつ出力トラ
ンジスタ３および４にはベース電流が供給されるので、
ＰＮＰトランジスタ７およびＮＰＮトランジスタ８のベ
ース・エミッタ間電圧ＶＢＥは変化しない。その結果、
出力トランジスタ３および４のベース・エミッタ間電圧
ＶＢＥも変化しないため、出力の電圧レベルは入力電圧
レベルと同じレベルに保持されることになる。
【００２０】このとき、出力トランジスタ３および４の
コレクタ電流が抵抗素子２に流れ、この電流に応答して
生じる電圧がＮＰＮトランジスタ１のベースに供給され
るが、ＮＰＮトランジスタ１が導通状態とならないよう
に抵抗素子２の値をあらかじめ設定しておく。
【００２１】過渡状態のときは、まず、入力電圧がハイ
レベルになると、入力トランジスタ７および８のエミッ
タも入力電圧に追随してハイレベルに上昇し、したがっ
て出力トランジスタ３および４のベース電位も上昇す
る。
【００２２】このとき、出力端子１２には負荷容量１９
が存在するので、出力トランジスタ３および４のエミッ
タの電圧レベルは急にはハイレベルには上昇しない。そ
のため、出力トランジスタ４のベース・エミッタ間電圧
ＶＢＥは小さくなり、次第にトランジスタ４に流れるエ
ミッタ電流は減少する。
【００２３】一方、出力トランジスタ３のベース・エミ
ッタ間電圧ＶＢＥは逆に大きくなり、ベース・エミッタ
間電圧ＶＢＥに依存する関数でエミッタ電流が増加する
ので、電流が高位側電源端子９からトランジスタ３およ
び抵抗素子５を経て出力端子１２に流れ、この電流によ
って負荷容量１９を充電するので出力端子１２の電位は
上昇する。その結果、出力端子１２の出力電圧レベルが
入力端子１１の入力電圧レベルと同じ電圧レベルになる
とこの電流バッファ回路は過渡状態から定常状態に遷移
する。
【００２４】次に、入力電圧の電圧レベルがハイレベル
からロウレベルに下降すると、２対の相補型エミッタホ
ロワ回路のＰＮＰトランジスタ７およびＮＰＮトランジ
スタ８のエミッタの電圧レベルも入力電圧のレベルに合
せてロウレベルに下降し、したがって出力トランジスタ
３および４のベース電位もロウレベルに下降する。
【００２５】このとき、出力端子１２に存在する負荷容
量１９のために出力トランジスタ３のエミッタ・ベース
間電圧ＶＢＥは小さくなり、次第にトランジスタ３のコ
レクタ電流は減少する。
【００２６】一方、出力トランジスタ４のエミッタ・ベ
ース間電圧ＶＢＥは逆に大きくなるのでそのエミッタ電
流は増加し、この電流は出力端子１２から抵抗素子６お
おび出力トランジスタ４を経て低位側電源端子１０へと
流れ、負荷容量１９に蓄積された電荷を放電する。これ
らの動作にともない、出力トランジスタ４のエミッタ電
流が増加すると抵抗素子２の両端の電位差が大きくな
り、ＮＰＮトランジスタ１のエミッタ・ベース間電圧Ｖ
ＢＥが大きくなるのでこのトランジスタ１が導通状態に
なる。したがって、コレクタ電流が流れ、ＮＰＮトラン
ジスタ１も出力端子１２の負荷容量１９の蓄積電荷を抵
抗素子６を経て低位側電源端子１０に放電する。
【００２７】一般にＮＰＮトランジスタはＰＮＰトラン
ジスタよりも高い電流増幅率の実現が容易であるため、
ＮＰＮトランジスタ１の電流増幅率を大きく設計してお
くことにより、出力電圧レベルが急速にハイレベルから
ロウレベルへ下降し、入力電圧レベルと出力電圧レベル
とが同じレベルになると過渡状態から定常状態へと遷移
する。
【００２８】図１および図６において、高位側電源端子
電圧を１０Ｖ、低位側電源端子電圧を０Ｖ、負荷容量１
９の容量値を２０ｐＦ、入力電圧のロウレベルからハイ
レベルへの立ち上り時間を１０ｎｓｅｃ、ハイレベルか
らロウレベルへの立ち下り時間を１０ｎｓｅｃ、電圧振
幅レベルを３〜６Ｖ、パルス幅を５０ｎｓｅｃとしてシ
ミュレーションを実行してその特性を比較した結果を図
３に示した。
【００２９】図３を参照すると、横軸に波形の遷移時間
を、縦軸に電圧レベルを対応させ、入力電圧波形２０、
従来例の回路による出力波形２１、第１の実施例による
出力電圧波形２２を示す。入力電圧波形２０の立ち下り
開始時点から出力電圧波形が立ち下り、最終的に安定す
る電圧の＋−５ｍＶに到達した時点を立ち下り時間とし
て比較すると、立ち上り時間は約３％遅れるが立ち下り
時間は本発明による図１の回路の方が従来例を示す図６
の回路に比較して約２７％短縮され遷移動作が高速化さ
れていることが分る。
【００３０】次に、第２の実施例の回路図を示した図２
を参照すると、第１の実施例と異なる部分は、ＮＰＮト
ランジスタ１のコレクタがＰＮＰトランジスタ４のエミ
ッタに接続されたことである。それ以外の構成は第１の
実施例と同一であるから同一構成要素には同一の符号を
付して構成の説明は省略する。
【００３１】本実施例においても第１の実施例と同様な
条件でシミュレーションを実行してその特性を比較した
結果を第１の実施例と併せて図３に示した。図３を参照
すると、第２の実施例の出力電圧波形２３は従来例の回
路による出力電圧波形２１よりも立ち上り時間は変ら
ず、立ち下り時間が約３８％短縮され遷移動作が高速化
されている。
【００３２】第３の実施例の回路を示した図４を参照す
ると、第２の実施例と異なる部分は入力段であるがその
構成は既に公知の回路であり、この入力段を備えた電流
バッフア回路に本発明の電流バイパス手段を適用した例
である。
【００３３】すなわち、この入力段は、高位側定電流源
のＰＮＰトランジスタ１５のコレクタおよび出力トラン
ジスタ３のベースの接続点と入力トランジスタ７のエミ
ッタとの間に抵抗素子２７を、低位側定電流源のＮＰＮ
トランジスタ１６および出力トランジスタ３のベースの
接続点と入力トランジスタ８のエミッタとの間に抵抗素
子２８をそれぞれ直列接続で挿入されている。
【００３４】それ以外の構成は第２の実施例と同一であ
るから同一の構成要素には同一の符号を付して構成の説
明は省略する。
【００３５】これらの挿入された抵抗素子２７および２
８は、出力トランジスタ３および４のベース電圧をレベ
ルシフトし、エミッタ・ベース間電圧ＶＢＥを大きくす
ることによって、クロスオーバー歪をより少なくするた
めに挿入されている。
【００３６】本実施例においても第２の実施例と同様な
条件でシミュレーションを実行してその特性を比較した
結果、定常動作状態のときにリンギングが少し発生する
が立ち下り時間を第２の実施例と同様に遷移動作が高速
化できることを確認した。
【００３７】
【発明の効果】以上説明したように本発明の電流バッフ
ァ回路は、高位側電源端子および低位側電源端子間に第
１のＮＰＮトランジスタと第１および第２の抵抗素子と
第１のＰＮＰトランジスタとが直列接続された出力段
と、この出力段に接続される出力端子と、高位側定電流
源および第２のＰＮＰトランジスタが直列接続された第
１のエミッタホロワ回路と第２のＮＰＮトランジスタお
よび低位側定電流源が直列接続された第２のエミッタホ
ロワ回路とがそれぞれ高位側電源端子および低位側電源
端子間に接続されるとともに第２のＰＮＰトランジスタ
および第２のＮＰＮトランジスタのそれぞれのベースが
入力端子に共通接続されてなる２対の相補型エミッタホ
ロワ回路を有する入力段とを備えた電流バッファ回路に
おいて、出力段から出力端子に供給される電位がハイレ
ベルからロウレベルに遷移する過渡状態時に出力段の負
荷容量の電荷を低位側電源端子に吸収する電流バイパス
手段を備える。
【００３８】この電流バイパス手段は、第３のＮＰＮト
ランジスタが、出力段の抵抗素子相互の接続点または第
１のＰＮＰトランジスタのエミッタのいずれかと低位側
電源端子との間に接続されるとともに、そのベースは第
１のＰＮＰトランジスタのコレクタに接続されて構成さ
れる。
【００３９】したがって、大きな過渡電流が流れる際に
第１のＰＮＰトランジスタのコレクタ電流を検出して第
２のＮＰＮトランジスタを導通させ、第１のＰＮＰトラ
ンジスタのほかに第２のＮＰＮトランジスタを通して負
荷容量の電荷を低位側電源端子に放電させることにより
出力電圧レベルがハイレベルからロウレベルへ遷移する
ときの動作速度を高速化することができる。
【００４０】また、入力段が、高位側定電流源および第
１のＮＰＮトランジスタのベースの接続点と第２のＰＮ
Ｐトランジスタのエミッタとの間と、低位側定電流源お
よび第１のＰＮＰトランジスタのベースの接続点と第２
のＮＰＮトランジスタのエミッタとの間とに、レベルシ
フト用抵抗素子をそれぞれ直列接続で挿入してクロスオ
ーバー歪を低減する構成を有する電流バッフア回路にお
いても第２の実施例と同様に動作速度を高速化すること
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】第１および第２の実施例と従来例との出力電圧
特性を比較した波形図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】従来技術のプッシュプル増幅器の一例を示す回
路図である。
【図６】従来技術の電流増幅バッファ回路の一例を示す
回路図である。
【符号の説明】
１，３，８，１６ ＮＰＮトランジスタ ４，７，１５ ＰＮＰトランジスタ ２，５，６，１７，１８，２７，２８ 抵抗素子 ９ 高位側電源端子 １０ 低位側電源端子 １１ 入力端子 １２ 出力端子 １３，１４ 定電圧電源端子 １９ 負荷容量

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 高位側電源端子および低位側電源端子間
    に第１のＮＰＮトランジスタと第１および第２の抵抗素
    子と第１のＰＮＰトランジスタとが直列接続された出力
    段と、この出力段に接続される出力端子と、高位側定電
    流源および第２のＰＮＰトランジスタが直列接続された
    第１のエミッタホロワ回路と第２のＮＰＮトランジスタ
    および低位側定電流源が直列接続された第２のエミッタ
    ホロワ回路とがそれぞれ高位側電源端子および低位側電
    源端子間に接続されるとともに前記第２のＰＮＰトラン
    ジスタおよび前記第２のＮＰＮトランジスタのそれぞれ
    のベースが入力端子に共通接続されてなる２対の相補型
    エミッタホロワ回路を有する入力段とを備えた電流バッ
    ファ回路において、前記出力段から前記出力端子に供給
    される電位がハイレベルからロウレベルに遷移する過渡
    状態時に前記出力段の負荷容量の電荷を前記低位側電源
    端子に吸収する電流バイパス手段を備えたことを特徴と
    する電流バッファ回路。
  2. 【請求項２】 前記電流バイパス手段は、前記出力端子
    および前記低位側電源端子間に第３のＮＰＮトランジス
    タが挿入され、かつ前記第１のＰＮＰトランジスタのコ
    レクタおよび前記低位側電源端子間に第３の抵抗素子が
    直列接続で挿入されるとともにこの直列接続点に前記第
    ３のＮＰＮトランジスタのベースが接続されるように構
    成されたことを特徴とする請求項１記載の電流バッファ
    回路。
  3. 【請求項３】 前記電流バイパス手段は、前記第１のＰ
    ＮＰトランジスタのエミッタおよび前記低位側電源端子
    間に第４のＮＰＮトランジスタが挿入され、かつ前記第
    １のＰＮＰトランジスタのコレクタおよび前記低位側電
    源端子間に第４の抵抗素子が直列接続で挿入されるとと
    もにこの直列接続点に前記第４のＮＰＮトランジスタの
    ベースが接続されるように構成されたことを特徴とする
    請求項１記載の電流バッファ回路。
  4. 【請求項４】 高位側電源端子および低位側電源端子間
    に第１のＮＰＮトランジスタと第１および第２の抵抗素
    子と第１のＰＮＰトランジスタとが直列接続された出力
    段と、この出力段に接続される出力端子と、高位側定電
    流源と第３の抵抗素子と第２のＰＮＰトランジスタとが
    直列接続された第１のエミッタホロワ回路および第２の
    ＮＰＮトランジスタと第４の抵抗素子と低位側定電流源
    とが直列接続された第２のエミッタホロワ回路がそれぞ
    れ高位側電源端子および低位側電源端子間に接続される
    とともに前記第２のＰＮＰトランジスタおよび前記第２
    のＮＰＮトランジスタのそれぞれのベースが入力端子に
    共通接続された２対の相補型エミッタホロワ回路からな
    る入力段とを備えた電流バッファ回路において、前記第
    １のＰＮＰトランジスタのエミッタおよび前記低位側電
    源端子間に第３のＮＰＮトランジスタが挿入され、かつ
    前記第１のＰＮＰトランジスタのコレクタおよび前記低
    位側電源端子間に第５の抵抗素子が直列接続で挿入され
    るとともにこの直列接続点に前記第３のＮＰＮトランジ
    スタのベースが接続されたことを特徴とする電流バッフ
    ァ回路。
  5. 【請求項５】 前記第３、前記第４および前記第５の抵
    抗素子は、前記第１のＰＮＰトランジスタのコレクタ電
    流により前記第３および前記第４のＮＰＮトランジスタ
    がそれぞれ導通状態にならない範囲で各々の抵抗値が設
    定されることを特徴とする請求項１または請求項４記載
    の電流バッファ回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329866B1 (en) 1999-01-29 2001-12-11 Nec Corporation Transient current producing method, transient current producing circuit, related semiconductor integrated circuit and logical circuit
US7840364B2 (en) 2007-01-04 2010-11-23 Japan Aviation Electronics Industry Limited Short-circuit detection circuit, resolver-digital converter, and digital angle detection apparatus

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6437627B1 (en) * 1995-08-25 2002-08-20 Winbond Electronics Corporation High voltage level shifter for switching high voltage in non-volatile memory intergrated circuits
JP3707212B2 (ja) * 1997-09-19 2005-10-19 ソニー株式会社 パルス出力回路
US6373295B2 (en) * 1999-06-21 2002-04-16 Semiconductor Components Industries Llc Rail-to-rail driver for use in a regulator, and method
US6377088B1 (en) * 2000-07-21 2002-04-23 Semiconductor Components Industries Llc Sharp transition push-pull drive circuit with switching signal input circuit
US6400193B1 (en) * 2001-05-17 2002-06-04 Advantest Corp. High speed, high current and low power consumption output circuit
US6753707B2 (en) * 2002-04-04 2004-06-22 Oki Electric Industry Co, Ltd. Delay circuit and semiconductor device using the same
DE102004007182B4 (de) * 2003-02-14 2014-01-09 Autonetworks Technologies, Ltd. Ladungspumpschaltung
DE102008057619B4 (de) * 2008-11-10 2021-08-26 Robert Bosch Gmbh Schaltungsanordnung zum Verstärken eines Digitalsignals und Transceiverschaltung für ein Bussystem
US11188112B2 (en) * 2020-03-27 2021-11-30 Analog Devices, Inc. Current mirror arrangements with adjustable offset buffers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52150951A (en) * 1976-06-10 1977-12-15 Nakamichi Kenkyusho Current drive pushhpull amplifying circuit
JPH03108912A (ja) * 1989-09-22 1991-05-09 Fujitsu Ltd 電流切替形論理回路の出力回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5855582B2 (ja) * 1981-11-13 1983-12-10 株式会社東芝 透視性テ−プカセツト
US4553044A (en) * 1983-05-11 1985-11-12 National Semiconductor Corporation Integrated circuit output driver stage
IT1221009B (it) * 1984-12-28 1990-06-21 Sgs Ates Componenti Elettonici Circuito di comando ad alto rendimento,integrato monoliticamente,per la commutazione di transistori
IT1214616B (it) * 1985-06-19 1990-01-18 Ates Componenti Elettron Circuito di commutazione, integrabile monoliticamente, ad elevato rendimento.
US4697103A (en) * 1986-03-10 1987-09-29 Quadic Systems, Inc. Low power high current sinking TTL circuit
JPS6468021A (en) * 1987-09-08 1989-03-14 Mitsubishi Electric Corp Logic circuit
US5138195A (en) * 1989-05-19 1992-08-11 Fujitsu Limited Bi-CMOS logic circuit having full voltage swing and rapid turn-off
US5296765A (en) * 1992-03-20 1994-03-22 Siliconix Incorporated Driver circuit for sinking current to two supply voltages

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52150951A (en) * 1976-06-10 1977-12-15 Nakamichi Kenkyusho Current drive pushhpull amplifying circuit
JPH03108912A (ja) * 1989-09-22 1991-05-09 Fujitsu Ltd 電流切替形論理回路の出力回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329866B1 (en) 1999-01-29 2001-12-11 Nec Corporation Transient current producing method, transient current producing circuit, related semiconductor integrated circuit and logical circuit
US7840364B2 (en) 2007-01-04 2010-11-23 Japan Aviation Electronics Industry Limited Short-circuit detection circuit, resolver-digital converter, and digital angle detection apparatus

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