JPS6151447B2 - - Google Patents
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- JPS6151447B2 JPS6151447B2 JP55161464A JP16146480A JPS6151447B2 JP S6151447 B2 JPS6151447 B2 JP S6151447B2 JP 55161464 A JP55161464 A JP 55161464A JP 16146480 A JP16146480 A JP 16146480A JP S6151447 B2 JPS6151447 B2 JP S6151447B2
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- JP
- Japan
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- transistor
- transistors
- input
- pair
- emitter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は相補型トランジスタを用いたエミツ
タ・フオロワ論理回路、より具体的には増加又は
減少遷移の入力信号に応答して、単１の利得（利
得が１）であること、レベルシフトがないこと、
低電力消費であることと、及び高速度であること
を特徴とするエミツタ・フオロワ論理回路に係
る。
タ・フオロワ論理回路、より具体的には増加又は
減少遷移の入力信号に応答して、単１の利得（利
得が１）であること、レベルシフトがないこと、
低電力消費であることと、及び高速度であること
を特徴とするエミツタ・フオロワ論理回路に係
る。
既に知られているように、例えば1965年マグロ
ウヒルで出版されたJ.Millman及びH.Taubによる
文献「パルス、デイジタル及びスイツチング・ウ
エーブフオーム」の304頁、第８乃至３６図に示
されているような相補型トランジスタを用いた容
量負荷のエミツタ・フオロワ回路は、入力波形に
対応する立上り及び立下りのエツジに追従する
（対応する速度で）立上り及び立下りエツジを有
する出力波形を与える。上述の例では、直列に結
合された相補型トランジスタのベースは、その電
圧の昇降が各トランジスタをオン及びオフにする
同じ入力波形によつて駆動される。
ウヒルで出版されたJ.Millman及びH.Taubによる
文献「パルス、デイジタル及びスイツチング・ウ
エーブフオーム」の304頁、第８乃至３６図に示
されているような相補型トランジスタを用いた容
量負荷のエミツタ・フオロワ回路は、入力波形に
対応する立上り及び立下りのエツジに追従する
（対応する速度で）立上り及び立下りエツジを有
する出力波形を与える。上述の例では、直列に結
合された相補型トランジスタのベースは、その電
圧の昇降が各トランジスタをオン及びオフにする
同じ入力波形によつて駆動される。
これは、２個のトランジスタのエミツタ−ベー
ス接合を順方向バイアスするためにＶbeの合計と
少なくとも等しい比較的大きな入力電圧の昇降を
必要とし、且つ著しい電力消費を示す。
ス接合を順方向バイアスするためにＶbeの合計と
少なくとも等しい比較的大きな入力電圧の昇降を
必要とし、且つ著しい電力消費を示す。
更に、上述のエミツタ・フオロワ回路は単１の
利得より少ない利得を与えるので、回路をカスケ
ード接続するためには、信号の消失が補助駆動器
によつて克服されねばならない。加えて、上述の
回路は、少なくとも１つのＶbeによつて、入力及
び出力間の信号のレベルをシフトし、カスケード
論理を設計する場合、レベルシフトを除去するた
めに翻訳器を必要とする。
利得より少ない利得を与えるので、回路をカスケ
ード接続するためには、信号の消失が補助駆動器
によつて克服されねばならない。加えて、上述の
回路は、少なくとも１つのＶbeによつて、入力及
び出力間の信号のレベルをシフトし、カスケード
論理を設計する場合、レベルシフトを除去するた
めに翻訳器を必要とする。
相補型エミツタ・フオロワ回路はレベルシフト
を回避し、且つ単１の利得を与えるよう改良され
るべきことと、一方、回路の応答速度を最大にす
るために、必要な入力電圧の昇降を減らすよう改
良されるべきこととが望まれる。
を回避し、且つ単１の利得を与えるよう改良され
るべきことと、一方、回路の応答速度を最大にす
るために、必要な入力電圧の昇降を減らすよう改
良されるべきこととが望まれる。
無レベルシフトを導入した、高速度で単１利得
のエミツタ・フオロワOR回路は、２個の電流
源、１対の入力バイポーラ・トランジスタ及び２
対の相補型バイポーラ・トランジスタのブリツジ
接続を用いて達成される。この回路は、入力パル
ス信号の上昇する遷移（excursion）及び下降す
る遷移の両方に迅速に応答することを特徴とす
る。一方の電流源は１対のトランジスタに給電
し、他方の電流源はブリツジの入力側の１対の相
補型トランジスタへ給電する。電流源及びブリツ
ジ結合の特徴によつて、各トランジスタのエミツ
タは単１の利得で夫々のベースに追従する。
のエミツタ・フオロワOR回路は、２個の電流
源、１対の入力バイポーラ・トランジスタ及び２
対の相補型バイポーラ・トランジスタのブリツジ
接続を用いて達成される。この回路は、入力パル
ス信号の上昇する遷移（excursion）及び下降す
る遷移の両方に迅速に応答することを特徴とす
る。一方の電流源は１対のトランジスタに給電
し、他方の電流源はブリツジの入力側の１対の相
補型トランジスタへ給電する。電流源及びブリツ
ジ結合の特徴によつて、各トランジスタのエミツ
タは単１の利得で夫々のベースに追従する。
図面を参照するに、入力NPNトランジスタ１
及び２は、端子９及び１０に加えられた入力信号
を受け取るため夫々の端子に接続されたベースを
有しており、そして通常のOR論理回路を構成す
るよう並列に接続されている。トランジスタ１及
び２と共通に接続されたエミツタ（Ａ点）は
NPNトランジスタ３のコレクタへ接続される。
トランジスタ３のエミツタは抵抗器１１を経て端
子１２で負電位源へ接続される。共通に接続され
ているトランジスタ１及び２のコレクタと、トラ
ンジスタ４のベースとは端子１３で正電位源へ接
続される。
及び２は、端子９及び１０に加えられた入力信号
を受け取るため夫々の端子に接続されたベースを
有しており、そして通常のOR論理回路を構成す
るよう並列に接続されている。トランジスタ１及
び２と共通に接続されたエミツタ（Ａ点）は
NPNトランジスタ３のコレクタへ接続される。
トランジスタ３のエミツタは抵抗器１１を経て端
子１２で負電位源へ接続される。共通に接続され
ているトランジスタ１及び２のコレクタと、トラ
ンジスタ４のベースとは端子１３で正電位源へ接
続される。
第１の１対の相補型トランジスタ５及び６はエ
ミツタからエミツタへ接続される（Ｂ点）。第２
の１対の相補型トランジスタ７及び８のエミツタ
は相互に接続され（Ｃ点）、且つ容量負荷の出力
端子１４へ接続される。入力端子９及び１０と出
力端子１４との間の直流レベルシフトが最小にな
るように、そして端子１４の出力信号の立上り遷
移及び降下遷移は端子９及び１０での入力信号を
同じ速度で追従するように、NPN及びPNPトラ
ンジスタのＶbe及びｆtは同じ値を有するのが好
ましい。
ミツタからエミツタへ接続される（Ｂ点）。第２
の１対の相補型トランジスタ７及び８のエミツタ
は相互に接続され（Ｃ点）、且つ容量負荷の出力
端子１４へ接続される。入力端子９及び１０と出
力端子１４との間の直流レベルシフトが最小にな
るように、そして端子１４の出力信号の立上り遷
移及び降下遷移は端子９及び１０での入力信号を
同じ速度で追従するように、NPN及びPNPトラ
ンジスタのＶbe及びｆtは同じ値を有するのが好
ましい。
トランジスタ３のベースとトランジスタ６及び
７のコレクタは端子１５で負電圧源へ接続されて
いる。ダイオード接続トランジスタ５のベース・
コレクタ接続点は抵抗器１７とPNPトランジスタ
４のエミツタ−コレクタ電流路とを経て端子１６
で正電圧源へ接続される。夫々の関連抵抗器１１
及び１７を有するトランジスタ３及び４は、入力
トランジスタ対１及び２のためと、トランジスタ
５，６，７及び８から成るブリツジ構成の入力相
補型トランジスタ５及び６のために、夫々定電流
源として機能する。
７のコレクタは端子１５で負電圧源へ接続されて
いる。ダイオード接続トランジスタ５のベース・
コレクタ接続点は抵抗器１７とPNPトランジスタ
４のエミツタ−コレクタ電流路とを経て端子１６
で正電圧源へ接続される。夫々の関連抵抗器１１
及び１７を有するトランジスタ３及び４は、入力
トランジスタ対１及び２のためと、トランジスタ
５，６，７及び８から成るブリツジ構成の入力相
補型トランジスタ５及び６のために、夫々定電流
源として機能する。
動作中において、トランジスタ５及び６のベー
ス間で与えられる２つのＶbeの直流オフセツトは
トランジスタ７及び８のベース間で必要とする対
応オフセツトとマツチしている。従つて、トラン
ジスタ７及び８が導通の夫々の敷値に同時に置か
れるように、入力トランジスタ１及び２のエミツ
タ（Ａ点）での静止した電圧が設定される。従つ
て、例えば、入力端子９の信号電圧が高位にあ
り、且つ入力端子１０の信号電圧が低位にあり、
その後に入力端子９の信号電圧が降下し始めて、
Ａ点に対応する電圧降下が生じたとすると、トラ
ンジスタ７は直ちに導通し、他方、トランジスタ
８は直ちに非導通になる。Vbeの小さな遷移だけ
でも、これらの結果を生ずるのに充分なので、従
来の技術の相補型エミツタ・フオロワ回路に比べ
て、入力信号の降下する遷移に対して極めて速い
応答が得られる。同様に、入力端子９及び１０の
両方の信号電圧が低位であるときに、入力端子９
に上昇する入力信号が印加されると、トランジス
タ８は直ちに導通し、他方、トランジスタ７は非
導通になる。
ス間で与えられる２つのＶbeの直流オフセツトは
トランジスタ７及び８のベース間で必要とする対
応オフセツトとマツチしている。従つて、トラン
ジスタ７及び８が導通の夫々の敷値に同時に置か
れるように、入力トランジスタ１及び２のエミツ
タ（Ａ点）での静止した電圧が設定される。従つ
て、例えば、入力端子９の信号電圧が高位にあ
り、且つ入力端子１０の信号電圧が低位にあり、
その後に入力端子９の信号電圧が降下し始めて、
Ａ点に対応する電圧降下が生じたとすると、トラ
ンジスタ７は直ちに導通し、他方、トランジスタ
８は直ちに非導通になる。Vbeの小さな遷移だけ
でも、これらの結果を生ずるのに充分なので、従
来の技術の相補型エミツタ・フオロワ回路に比べ
て、入力信号の降下する遷移に対して極めて速い
応答が得られる。同様に、入力端子９及び１０の
両方の信号電圧が低位であるときに、入力端子９
に上昇する入力信号が印加されると、トランジス
タ８は直ちに導通し、他方、トランジスタ７は非
導通になる。
トランジスタ３及び抵抗１１から成る電流源は
入力エミツタ・フオロワ対１及び２に単１利得を
与える。同様に、ダイオード接続されたトランジ
スタ５と共に、トランジスタ４及び抵抗１７から
成る電流源はエミツタ・フオロワ６に単１利得を
与える。従つて、Ａ点の電位は単１の利得で以て
９及び１０の点の電位に従い、一方、Ｂ点の電位
は同じ単１の利得でＡ点の電位に従う。トランジ
スタ５，６，７及び８のブリツジ配列及びそれ等
のマツチされたＶbeの特徴によつて、Ｃ点の電位
は単１の利得でＢ点の電位を追従する。
入力エミツタ・フオロワ対１及び２に単１利得を
与える。同様に、ダイオード接続されたトランジ
スタ５と共に、トランジスタ４及び抵抗１７から
成る電流源はエミツタ・フオロワ６に単１利得を
与える。従つて、Ａ点の電位は単１の利得で以て
９及び１０の点の電位に従い、一方、Ｂ点の電位
は同じ単１の利得でＡ点の電位に従う。トランジ
スタ５，６，７及び８のブリツジ配列及びそれ等
のマツチされたＶbeの特徴によつて、Ｃ点の電位
は単１の利得でＢ点の電位を追従する。
NPNトランジスタ１又は２のベースからエミ
ツタへの１つのＶbeの直流オフセツトはPNPトラ
ンジスタ６のエミツタからベースへの１つのＶbe
と同等で逆の直流オフセツトにより取消される。
既に述べたように、Ｃ点はＢ点を追うので、出力
端子１４と、何れの入力端子９又は１０との間で
働く正味の直流オフセツトがない。
ツタへの１つのＶbeの直流オフセツトはPNPトラ
ンジスタ６のエミツタからベースへの１つのＶbe
と同等で逆の直流オフセツトにより取消される。
既に述べたように、Ｃ点はＢ点を追うので、出力
端子１４と、何れの入力端子９又は１０との間で
働く正味の直流オフセツトがない。
図に示された回路の代表的な変数値は以下の通
りである。
りである。
電圧源 ボルト
12 −２
13 ＋0.8
15 −0.8
16 ＋２
抵 抗 オーム
11 1K
17 1K
第１図は本発明の実施例を示す図である。
Claims (1)
- １ エミツタが直接に相互接続された第１の１対
の相補型バイポーラ・トランジスタと、エミツタ
が直接に相互接続され且つ出力端子へ接続された
第２の１対の相補型バイポーラ・トランジスタ
と、上記第１及び第２の１対の相補型バイポー
ラ・トランジスタにおける同じ種類のトランジス
タのベースは直接に相互接続されていることと、
上記第１の１対の相補型バイポーラ・トランジス
タのうち１方のトランジスタは直接に相互接続さ
れたベース及びコレクタを有することと、上記第
１の１対の相補型バイポーラ・トランジスタのう
ちの上記１方のトランジスタと同じ型の複数個の
入力トランジスタと、上記第１の１対の相補型バ
イポーラ・トランジスタのうち他方のトランジス
タのベースは上記入力トランジスタのエミツタへ
接続されていることと、上記入力トランジスタの
ベースは夫々の入力端子へ接続されていること
と、上記入力トランジスタのエミツタへ接続され
ている第１の電流源と、上記第１の１対のバイポ
ーラ・トランジスタの上記１方のトランジスタの
コレクタへ接続されている第２の電流源と、上記
第１の１対の相補型バイポーラ・トランジスタの
上記１方のトランジスタ以外の上記第１及び第２
の１対のバイポーラ・トランジスタのコレクタを
バイアスする装置とから成るバイポーラ・トラン
ジスタ論理回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/097,013 US4308469A (en) | 1979-11-23 | 1979-11-23 | Unity gain emitter follower bridge circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5686532A JPS5686532A (en) | 1981-07-14 |
| JPS6151447B2 true JPS6151447B2 (ja) | 1986-11-08 |
Family
ID=22260303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16146480A Granted JPS5686532A (en) | 1979-11-23 | 1980-11-18 | Emitter follower circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4308469A (ja) |
| EP (1) | EP0029480B1 (ja) |
| JP (1) | JPS5686532A (ja) |
| DE (1) | DE3066688D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6287639A (ja) * | 1985-10-11 | 1987-04-22 | Daihatsu Motor Co Ltd | 内燃機関 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4409498A (en) * | 1980-12-30 | 1983-10-11 | International Business Machines Corporation | Transient controlled current switch |
| US4531067A (en) * | 1983-06-29 | 1985-07-23 | International Business Machines Corporation | Push-pull Darlington current sink (PPDCS) logic circuit |
| US5091659A (en) * | 1991-04-16 | 1992-02-25 | International Business Machines Corporation | Composite logic gate circuit with means to reduce voltage required by logic transistors from external source |
| US8937495B1 (en) * | 2013-03-28 | 2015-01-20 | Rockwell Collins, Inc. | Frequency enhanced emitter coupled logic topology |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3077545A (en) * | 1960-03-07 | 1963-02-12 | Northern Electric Co | Gates including (1) diodes and complementary transistors in bridge configuration, and (2) diodes with parallelled complementary transistors |
| US3265906A (en) * | 1964-10-08 | 1966-08-09 | Rca Corp | Inverter circuit in which a coupling transistor functions similar to charge storage diode |
-
1979
- 1979-11-23 US US06/097,013 patent/US4308469A/en not_active Expired - Lifetime
-
1980
- 1980-07-10 DE DE8080103972T patent/DE3066688D1/de not_active Expired
- 1980-07-10 EP EP80103972A patent/EP0029480B1/de not_active Expired
- 1980-11-18 JP JP16146480A patent/JPS5686532A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6287639A (ja) * | 1985-10-11 | 1987-04-22 | Daihatsu Motor Co Ltd | 内燃機関 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5686532A (en) | 1981-07-14 |
| US4308469A (en) | 1981-12-29 |
| EP0029480B1 (de) | 1984-02-22 |
| EP0029480A1 (de) | 1981-06-03 |
| DE3066688D1 (en) | 1984-03-29 |
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