JPH07231688A - Ｐｌｌシステム - Google Patents
ＰｌｌシステムInfo
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- JPH07231688A JPH07231688A JP6016283A JP1628394A JPH07231688A JP H07231688 A JPH07231688 A JP H07231688A JP 6016283 A JP6016283 A JP 6016283A JP 1628394 A JP1628394 A JP 1628394A JP H07231688 A JPH07231688 A JP H07231688A
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- JP
- Japan
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- comparator
- frequency
- phase
- pwm signal
- reference clock
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/22—Controlling the speed digitally using a reference oscillator, a speed proportional pulse rate feedback and a digital comparator
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S388/00—Electricity: motor control systems
- Y10S388/907—Specific control circuit element or device
- Y10S388/911—Phase locked loop
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S388/00—Electricity: motor control systems
- Y10S388/907—Specific control circuit element or device
- Y10S388/912—Pulse or frequency counter
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Electric Motors In General (AREA)
- Control Of Direct Current Motors (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
(57)【要約】
【目的】 回路構成の簡略化及びループゲインの設定範
囲を拡大を可能とすると共に、基準クロックと帰還クロ
ックとの同期処理の迅速化を可能にしたＰＬＬシステム
を提供することである。 【構成】 ＰＷＭ信号に応じた帰還クロックと基準クロ
ックとの位相差を任意の２進数値に変換する位相比較器
と、前記帰還クロックと前記基準クロックとの周波数差
を任意の２進数値に変換する周波数比較器と、前記周波
数比較器から与えられる変換データを取り込み、現在の
周波数差が変更ポイントに達する毎にループゲイン値を
所定の設定値に変更するゲイン自動設定器と、前記位相
比較器及び前記周波数比較器から与えられる各変換デー
タと前記ゲイン自動設定器で設定されたループゲイン値
とに基づいて前記ＰＷＭ信号を発生するＰＷＭ信号発生
器とを備え、これらを全てデジタル信号で処理した。
囲を拡大を可能とすると共に、基準クロックと帰還クロ
ックとの同期処理の迅速化を可能にしたＰＬＬシステム
を提供することである。 【構成】 ＰＷＭ信号に応じた帰還クロックと基準クロ
ックとの位相差を任意の２進数値に変換する位相比較器
と、前記帰還クロックと前記基準クロックとの周波数差
を任意の２進数値に変換する周波数比較器と、前記周波
数比較器から与えられる変換データを取り込み、現在の
周波数差が変更ポイントに達する毎にループゲイン値を
所定の設定値に変更するゲイン自動設定器と、前記位相
比較器及び前記周波数比較器から与えられる各変換デー
タと前記ゲイン自動設定器で設定されたループゲイン値
とに基づいて前記ＰＷＭ信号を発生するＰＷＭ信号発生
器とを備え、これらを全てデジタル信号で処理した。
Description
【０００１】
【産業上の利用分野】本発明は、任意に与えられる基準
クロックと帰還クロックとを同期させるＰＬＬ（Ｐｈａ
ｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：フェーズ・ロック・ル
ープ）システムに関し、特にＤＣモータやホールモータ
の駆動などに使用されるＰＬＬシステムに関するもので
ある。
クロックと帰還クロックとを同期させるＰＬＬ（Ｐｈａ
ｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：フェーズ・ロック・ル
ープ）システムに関し、特にＤＣモータやホールモータ
の駆動などに使用されるＰＬＬシステムに関するもので
ある。
【０００２】
【従来の技術】従来、この種の分野の技術としては、例
えば図５に示すようなものがあった。
えば図５に示すようなものがあった。
【０００３】図５は、従来のアナログ式ＰＬＬシステム
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【０００４】このアナログ式ＰＬＬシステム１００は、
基準クロックＣＦを発振する基準クロック発振器１０１
と、入力端子１０２より供給される帰還クロックＣＢと
前記基準クロックＣＦとの位相差を検出して位相−電圧
変換を行う位相・電圧変換器１０３と、前記帰還クロッ
クＣＢと前記基準クロックＣＦとの周波数差を検出して
周波数−電圧変換を行う周波数・電圧変換器１０４と、
位相・電圧変換器１０３及び周波数・電圧変換器１０４
の出力側にループフィルタ１０５を介して接続されたＰ
ＷＭ信号発生器１０６とで構成されている。
基準クロックＣＦを発振する基準クロック発振器１０１
と、入力端子１０２より供給される帰還クロックＣＢと
前記基準クロックＣＦとの位相差を検出して位相−電圧
変換を行う位相・電圧変換器１０３と、前記帰還クロッ
クＣＢと前記基準クロックＣＦとの周波数差を検出して
周波数−電圧変換を行う周波数・電圧変換器１０４と、
位相・電圧変換器１０３及び周波数・電圧変換器１０４
の出力側にループフィルタ１０５を介して接続されたＰ
ＷＭ信号発生器１０６とで構成されている。
【０００５】そして、位相・電圧変換器１０３と周波数
・電圧変換器１０４とによりＰＬＬブロックが構成さ
れ、そのうちの位相・電圧変換器１０３は、帰還クロッ
クＣＢと前記基準クロックＣＦとの位相差を任意の２進
数値に変換する位相比較器１０３ａと、その２進数値を
アナログ電圧に変換するＤ／Ａコンバータ１０３ｂとで
構成されている。さらに、周波数・電圧変換器１０４
は、前記帰還クロックＣＢと前記基準クロックＣＦとの
周波数差を任意の２進数値に変換する周波数比較器１０
４ａと、その２進数値をアナログ電圧に変換するＤ／Ａ
コンバータ１０４ｂとで構成されている。
・電圧変換器１０４とによりＰＬＬブロックが構成さ
れ、そのうちの位相・電圧変換器１０３は、帰還クロッ
クＣＢと前記基準クロックＣＦとの位相差を任意の２進
数値に変換する位相比較器１０３ａと、その２進数値を
アナログ電圧に変換するＤ／Ａコンバータ１０３ｂとで
構成されている。さらに、周波数・電圧変換器１０４
は、前記帰還クロックＣＢと前記基準クロックＣＦとの
周波数差を任意の２進数値に変換する周波数比較器１０
４ａと、その２進数値をアナログ電圧に変換するＤ／Ａ
コンバータ１０４ｂとで構成されている。
【０００６】また、ＰＷＭ信号発生器１０６は、位相・
電圧変換器１０３及び周波数・電圧変換器１０４から出
力される電圧値を任意の振幅で発振する三角波と比較す
ることでＰＷＭ（パルス幅変調）信号に変換する機能を
有する。そして、ＰＷＭ信号発生器１０６からのＰＷＭ
信号は出力端子１０７へ出力される。
電圧変換器１０３及び周波数・電圧変換器１０４から出
力される電圧値を任意の振幅で発振する三角波と比較す
ることでＰＷＭ（パルス幅変調）信号に変換する機能を
有する。そして、ＰＷＭ信号発生器１０６からのＰＷＭ
信号は出力端子１０７へ出力される。
【０００７】このように構成されるＰＬＬシステム１０
０の各ブロック間は、結線の他に図示しない外付け抵抗
やコンデンサによる処理が施され、その抵抗値やコンデ
ンサ容量は経験やデータに基づいて設定されている。ま
た、この外付け抵抗やコンデンサによって前記ループフ
ィルタ１０５を構成することにより、本システムのルー
プゲインを設定している。
０の各ブロック間は、結線の他に図示しない外付け抵抗
やコンデンサによる処理が施され、その抵抗値やコンデ
ンサ容量は経験やデータに基づいて設定されている。ま
た、この外付け抵抗やコンデンサによって前記ループフ
ィルタ１０５を構成することにより、本システムのルー
プゲインを設定している。
【０００８】出力端子１０７には、直流（ＤＣ）モータ
用ブリッジコントローラ２０１が接続され、このコント
ローラ２０１を通してモータ２０２が回転制御されるよ
うになっている。さらに、モータ２０２に接続された分
周器２０３から現在のモータ２０２の回転数を示す前記
帰還クロックＣＢが出力される。
用ブリッジコントローラ２０１が接続され、このコント
ローラ２０１を通してモータ２０２が回転制御されるよ
うになっている。さらに、モータ２０２に接続された分
周器２０３から現在のモータ２０２の回転数を示す前記
帰還クロックＣＢが出力される。
【０００９】上述の従来のＰＬＬシステムにおいて、基
準クロックＣＦの変更に伴う帰還クロックＣＢとの同期
処理の過程としては、まず、位相・電圧変換器１０３及
び周波数・電圧変換器１０４により基準クロックＣＦと
帰還クロックＣＢとの位相差及び周波数差がそれぞれ検
出されて２進数値化される。２進数値化された値はＤ／
Ａコンバータ１０３ｂ，１０４ｂによってそれぞれアナ
ログ電圧出力に変換される。Ｄ／Ａコンバータ１０３
ｂ，１０４ｂのそれぞれのアナログ電圧出力を合わせた
電圧波形はループフィルタ１０５を通してＰＷＭ信号発
生器１０６へ出力され、該ＰＷＭ信号発生器１０６では
ループフィルタ１０５の出力を任意のＰＷＭ信号に変換
する。
準クロックＣＦの変更に伴う帰還クロックＣＢとの同期
処理の過程としては、まず、位相・電圧変換器１０３及
び周波数・電圧変換器１０４により基準クロックＣＦと
帰還クロックＣＢとの位相差及び周波数差がそれぞれ検
出されて２進数値化される。２進数値化された値はＤ／
Ａコンバータ１０３ｂ，１０４ｂによってそれぞれアナ
ログ電圧出力に変換される。Ｄ／Ａコンバータ１０３
ｂ，１０４ｂのそれぞれのアナログ電圧出力を合わせた
電圧波形はループフィルタ１０５を通してＰＷＭ信号発
生器１０６へ出力され、該ＰＷＭ信号発生器１０６では
ループフィルタ１０５の出力を任意のＰＷＭ信号に変換
する。
【００１０】そして、このＰＷＭ信号はコントローラ２
０１を通してモータ２０２を駆動し、分周器２０３から
は上記制御の影響を受けた帰還クロックＣＢが出力され
る。
０１を通してモータ２０２を駆動し、分周器２０３から
は上記制御の影響を受けた帰還クロックＣＢが出力され
る。
【００１１】本システムでは、このような動作の繰り返
しにより、基準クロックＣＦと帰還クロックＣＢとの同
期がとられている。
しにより、基準クロックＣＦと帰還クロックＣＢとの同
期がとられている。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来のＰＬＬシステムでは、次のような問題点があった。 （１）位相比較器１０３ａ及び周波数比較器１０４ａに
よって一旦２進数値化された信号を再度、Ｄ／Ａコンバ
ータ１０３ｂ，１０４ｂによりアナログ電圧信号に変換
し、その後にＰＷＭ信号化するため、信号の変換行程が
３回も有り、回路構成が複雑である。 （２）外付け抵抗やコンデンサによって構成されるルー
プフィルタ１０５を設ける必要があるので、ループゲイ
ンの設定範囲が狭くなる。
来のＰＬＬシステムでは、次のような問題点があった。 （１）位相比較器１０３ａ及び周波数比較器１０４ａに
よって一旦２進数値化された信号を再度、Ｄ／Ａコンバ
ータ１０３ｂ，１０４ｂによりアナログ電圧信号に変換
し、その後にＰＷＭ信号化するため、信号の変換行程が
３回も有り、回路構成が複雑である。 （２）外付け抵抗やコンデンサによって構成されるルー
プフィルタ１０５を設ける必要があるので、ループゲイ
ンの設定範囲が狭くなる。
【００１３】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、回路構成の簡
略化及びループゲインの設定範囲の拡大を可能とすると
共に、基準クロックと帰還クロックとの同期処理の迅速
化を可能にしたＰＬＬシステムを提供することである。
するためになされたもので、その目的は、回路構成の簡
略化及びループゲインの設定範囲の拡大を可能とすると
共に、基準クロックと帰還クロックとの同期処理の迅速
化を可能にしたＰＬＬシステムを提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、ＰＷＭ信号に応じた帰還クロック
と基準クロックとの位相差を任意の２進数値に変換する
位相比較器と、前記帰還クロックと前記基準クロックと
の周波数差を任意の２進数値に変換する周波数比較器
と、前記周波数比較器から与えられる変換データを取り
込み、現在の周波数差が変更ポイントに達する毎にルー
プゲイン値を所定の設定値に変更するゲイン自動設定器
と、前記位相比較器及び前記周波数比較器から与えられ
る各変換データと前記ゲイン自動設定器で設定されたル
ープゲイン値とに基づいて前記ＰＷＭ信号を発生するＰ
ＷＭ信号発生器とを備えたことにある。
に、本発明の特徴は、ＰＷＭ信号に応じた帰還クロック
と基準クロックとの位相差を任意の２進数値に変換する
位相比較器と、前記帰還クロックと前記基準クロックと
の周波数差を任意の２進数値に変換する周波数比較器
と、前記周波数比較器から与えられる変換データを取り
込み、現在の周波数差が変更ポイントに達する毎にルー
プゲイン値を所定の設定値に変更するゲイン自動設定器
と、前記位相比較器及び前記周波数比較器から与えられ
る各変換データと前記ゲイン自動設定器で設定されたル
ープゲイン値とに基づいて前記ＰＷＭ信号を発生するＰ
ＷＭ信号発生器とを備えたことにある。
【００１５】さらに、本発明の特徴は、前記位相比較
器、前記周波数比較器、前記ゲイン自動設定器及び前記
ＰＷＭ信号発生器がデジタル化されていることにある。
器、前記周波数比較器、前記ゲイン自動設定器及び前記
ＰＷＭ信号発生器がデジタル化されていることにある。
【００１６】
【作用】上述の如き構成によれば、位相比較器及び周波
数比較器は、帰還クロックと基準クロックとの位相差及
び周波数差をそれぞれ任意の２進数値に変換して、ＰＬ
Ｌ制御に必要な帰還パラメータを定量化する。ゲイン自
動設定器は、現在の周波数差が変更ポイントに達する毎
にループゲイン値を所定の設定値に変更する。さらに、
ＰＷＭ信号発生器は、これらの出力データからＰＷＭ信
号を発生する。これらの処理は、全てデジタル信号のみ
で処理される。そして、ＰＷＭ信号により外部のモータ
等が回転制御され、その制御状態が帰還クロックとして
フィードバックされる。このような処理が繰り返されて
基準クロックと帰還クロックとの同期がとられる。
数比較器は、帰還クロックと基準クロックとの位相差及
び周波数差をそれぞれ任意の２進数値に変換して、ＰＬ
Ｌ制御に必要な帰還パラメータを定量化する。ゲイン自
動設定器は、現在の周波数差が変更ポイントに達する毎
にループゲイン値を所定の設定値に変更する。さらに、
ＰＷＭ信号発生器は、これらの出力データからＰＷＭ信
号を発生する。これらの処理は、全てデジタル信号のみ
で処理される。そして、ＰＷＭ信号により外部のモータ
等が回転制御され、その制御状態が帰還クロックとして
フィードバックされる。このような処理が繰り返されて
基準クロックと帰還クロックとの同期がとられる。
【００１７】これにより、従来システムのＤ／Ａコンバ
ータが省略でき、信号の変換行程が単純化され、システ
ムの構成が簡略化される。さらに、全ての入出力データ
がデジタル信号で処理されるため、ループフィルタの必
要もなくなり、ループゲインの設定範囲が拡がる。その
うえ、ゲイン自動設定器により、上記同期処理過程にお
ける任意の時点でゲイン設定が行われ、同期して安定す
るまでの時間が短縮される。
ータが省略でき、信号の変換行程が単純化され、システ
ムの構成が簡略化される。さらに、全ての入出力データ
がデジタル信号で処理されるため、ループフィルタの必
要もなくなり、ループゲインの設定範囲が拡がる。その
うえ、ゲイン自動設定器により、上記同期処理過程にお
ける任意の時点でゲイン設定が行われ、同期して安定す
るまでの時間が短縮される。
【００１８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施したＰＬＬシステムの概
略構成を示すブロック図である。
明する。図１は、本発明を実施したＰＬＬシステムの概
略構成を示すブロック図である。
【００１９】本実施例のＰＬＬシステム１０は、基準ク
ロックＣＦを発振する基準クロック発振器１１と、入力
端子１２より供給される帰還クロックＣＢと前記基準ク
ロックＣＦとを入力する端子（図示省略）を備えこの両
クロックの位相差を任意の２進数値に変換する位相比較
器１３と、同様に前記帰還クロックＣＢと前記基準クロ
ックＣＦとを入力する端子（図示省略）を備えこの両ク
ロックの周波数差を任意の２進数値に変換する周波数比
較器１４と、該周波数比較器１４の出力側に接続された
ゲイン自動調整器１５と、前記位相比較器１３、前記周
波数比較器１４及び前記ゲイン自動調整器１５の出力側
に接続されたＰＷＭ信号発生器１６とで構成されてい
る。
ロックＣＦを発振する基準クロック発振器１１と、入力
端子１２より供給される帰還クロックＣＢと前記基準ク
ロックＣＦとを入力する端子（図示省略）を備えこの両
クロックの位相差を任意の２進数値に変換する位相比較
器１３と、同様に前記帰還クロックＣＢと前記基準クロ
ックＣＦとを入力する端子（図示省略）を備えこの両ク
ロックの周波数差を任意の２進数値に変換する周波数比
較器１４と、該周波数比較器１４の出力側に接続された
ゲイン自動調整器１５と、前記位相比較器１３、前記周
波数比較器１４及び前記ゲイン自動調整器１５の出力側
に接続されたＰＷＭ信号発生器１６とで構成されてい
る。
【００２０】ゲイン自動調整器１５は、ゲイン値設定デ
ータＧ１及びゲイン値変更ポイントデータＧ２をそれぞ
れ入力するための入力端子（図示省略）を備え、前記周
波数比較器１４から供給される変換データを取り込み、
現在の周波数差が変更ポイントＧ２に達する毎にループ
ゲイン値を設定値Ｇ１に変更する機能を有する。また、
ＰＷＭ信号発生器１６は、位相比較器１３及び周波数比
較器１４からの各変換データと前記ゲイン自動調整器１
５によって設定されたループゲイン値とに基づいてＰＷ
Ｍ信号Ｓ１６を発生する機能を有する。
ータＧ１及びゲイン値変更ポイントデータＧ２をそれぞ
れ入力するための入力端子（図示省略）を備え、前記周
波数比較器１４から供給される変換データを取り込み、
現在の周波数差が変更ポイントＧ２に達する毎にループ
ゲイン値を設定値Ｇ１に変更する機能を有する。また、
ＰＷＭ信号発生器１６は、位相比較器１３及び周波数比
較器１４からの各変換データと前記ゲイン自動調整器１
５によって設定されたループゲイン値とに基づいてＰＷ
Ｍ信号Ｓ１６を発生する機能を有する。
【００２１】このように構成される本実施例のＰＬＬシ
ステムは、その構成要素である前記位相比較器１３、前
記周波数比較器１４、ゲイン自動調整器１５及びＰＷＭ
信号発生器１６が全て２進数値のデジタル信号やクロッ
クによって処理されるデジタル式のＰＬＬシステムであ
り、該ＰＬＬシステムから出力されるＰＷＭ信号Ｓ１６
により、出力端子１７に接続されたＤＣモータ用ブリッ
ジコントローラ２１を通してＤＣモータ２２を回転制御
するようになっている。さらに、モータ２２に接続され
た分周器２３から、現在のモータ２２の回転数を示す前
記帰還クロックＣＢが出力される構成となっている。
ステムは、その構成要素である前記位相比較器１３、前
記周波数比較器１４、ゲイン自動調整器１５及びＰＷＭ
信号発生器１６が全て２進数値のデジタル信号やクロッ
クによって処理されるデジタル式のＰＬＬシステムであ
り、該ＰＬＬシステムから出力されるＰＷＭ信号Ｓ１６
により、出力端子１７に接続されたＤＣモータ用ブリッ
ジコントローラ２１を通してＤＣモータ２２を回転制御
するようになっている。さらに、モータ２２に接続され
た分周器２３から、現在のモータ２２の回転数を示す前
記帰還クロックＣＢが出力される構成となっている。
【００２２】本実施例のデジタル式ＰＬＬシステムにお
いて、基準クロックＣＦの変更に伴う帰還クロックＣＢ
との同期処理の過程としては、まず、位相比較器１３及
び周波数比較器１４により基準クロックＣＦと帰還クロ
ックＣＢとの位相差及び周波数差がそれぞれ計数されて
２進数値化される。さらに、ＰＷＭ信号発生器１６は、
該２進数値化された値をゲイン自動調整器１５によって
設定されているループゲイン値に基づいてＰＷＭ信号Ｓ
１６に変換する。
いて、基準クロックＣＦの変更に伴う帰還クロックＣＢ
との同期処理の過程としては、まず、位相比較器１３及
び周波数比較器１４により基準クロックＣＦと帰還クロ
ックＣＢとの位相差及び周波数差がそれぞれ計数されて
２進数値化される。さらに、ＰＷＭ信号発生器１６は、
該２進数値化された値をゲイン自動調整器１５によって
設定されているループゲイン値に基づいてＰＷＭ信号Ｓ
１６に変換する。
【００２３】そして、ＰＷＭ信号Ｓ１６はコントローラ
２１を通してＤＣモータ２２を駆動し、分周器２３から
は上記制御の影響を受けた帰還クロックＣＢが出力され
る。本システムでは、このような動作の繰り返しによ
り、基準クロックＣＦと帰還クロックＣＢとの同期がと
られる。
２１を通してＤＣモータ２２を駆動し、分周器２３から
は上記制御の影響を受けた帰還クロックＣＢが出力され
る。本システムでは、このような動作の繰り返しによ
り、基準クロックＣＦと帰還クロックＣＢとの同期がと
られる。
【００２４】本実施例によれば、デジタル信号のみで処
理できるようにシステムを構成したので、従来システム
のようにＤ／Ａコンバータによるアナログ再変換及びデ
ジタル再変換の行程が不要になり、システム構成が簡略
化すると共に、データ処理の統一化が可能となる。さら
に、ループゲインの設定のためにループフィルタではな
くゲイン自動調整器１５を用いているので、同期処理過
程における任意の時点でゲイン設定が行われ、基準クロ
ックＣＦと帰還クロックＣＢとの同期が迅速に行われ
る。
理できるようにシステムを構成したので、従来システム
のようにＤ／Ａコンバータによるアナログ再変換及びデ
ジタル再変換の行程が不要になり、システム構成が簡略
化すると共に、データ処理の統一化が可能となる。さら
に、ループゲインの設定のためにループフィルタではな
くゲイン自動調整器１５を用いているので、同期処理過
程における任意の時点でゲイン設定が行われ、基準クロ
ックＣＦと帰還クロックＣＢとの同期が迅速に行われ
る。
【００２５】また、従来システムでは、各ブロックの接
続にループフィルタの構成が必要であり、抵抗及びコン
デンサの外付け部品が必要になったが、本実施例では全
ての入出力データがデジタル信号で処理されるため、ル
ープフィルタの必要はなく、即ち外付け部品は不要とな
る。これにより、ループゲインの設定範囲が拡がると共
に、全てのブロック（位相比較器１３、周波数比較器１
４、ゲイン自動調整器１５及びＰＷＭ信号発生器１６）
を単純に結線するだけで外部入力データによるコントロ
ールが可能となることから、全ての機能を１チップのＩ
Ｃとして作製することも容易である。
続にループフィルタの構成が必要であり、抵抗及びコン
デンサの外付け部品が必要になったが、本実施例では全
ての入出力データがデジタル信号で処理されるため、ル
ープフィルタの必要はなく、即ち外付け部品は不要とな
る。これにより、ループゲインの設定範囲が拡がると共
に、全てのブロック（位相比較器１３、周波数比較器１
４、ゲイン自動調整器１５及びＰＷＭ信号発生器１６）
を単純に結線するだけで外部入力データによるコントロ
ールが可能となることから、全ての機能を１チップのＩ
Ｃとして作製することも容易である。
【００２６】上記実施例では、ＰＬＬシステム１０を使
用してＤＣモータ２２を駆動する場合を説明したが、そ
の変形例として、同一のＰＬＬシステム１０を使用して
３相ホールモータを駆動する場合、ＤＣモータを定電流
駆動する場合、及び３相ホールモータを定電流駆動する
場合を以下に説明する。
用してＤＣモータ２２を駆動する場合を説明したが、そ
の変形例として、同一のＰＬＬシステム１０を使用して
３相ホールモータを駆動する場合、ＤＣモータを定電流
駆動する場合、及び３相ホールモータを定電流駆動する
場合を以下に説明する。
【００２７】図２は、上記ＰＬＬシステム１０を使用し
て３相ホールモータを駆動する場合を示す要部ブロック
図である。
て３相ホールモータを駆動する場合を示す要部ブロック
図である。
【００２８】ＰＬＬシステム１０の出力端子１７には、
３相ホールモータ・コントローラ３１を介して３相ホー
ルモータ３２が接続されている。そして、３相ホールモ
ータ３２に接続された分周器３３の出力側がＰＬＬシス
テムの入力端子１２に接続されている。
３相ホールモータ・コントローラ３１を介して３相ホー
ルモータ３２が接続されている。そして、３相ホールモ
ータ３２に接続された分周器３３の出力側がＰＬＬシス
テムの入力端子１２に接続されている。
【００２９】ＰＬＬシステム１０の出力端子１７から出
力されたＰＷＭ信号Ｓ１６は、３相ホールモータ・コン
トローラ３１を通して３相ホールモータ３２を駆動し、
分周器３３からはＰＬＬ１０の制御の影響を受けた現在
のモータ３２の回転数を示す帰還クロックＣＢが出力さ
れる。
力されたＰＷＭ信号Ｓ１６は、３相ホールモータ・コン
トローラ３１を通して３相ホールモータ３２を駆動し、
分周器３３からはＰＬＬ１０の制御の影響を受けた現在
のモータ３２の回転数を示す帰還クロックＣＢが出力さ
れる。
【００３０】図３は、上記ＰＬＬシステム１０を使用し
てＤＣモータを定電流駆動する場合を示す要部ブロック
図である。
てＤＣモータを定電流駆動する場合を示す要部ブロック
図である。
【００３１】ＰＬＬシステム１０の出力端子１７にはＤ
Ｃモータ用ブリッジコントローラ４１が接続されてい
る。コントローラ４１にはコンパレータ４２が接続さ
れ、このコンパレータ４２によりコントローラ４１の出
力は基準比較電圧ＶＦと常時大小比較され、その差に応
じてＤＣモータ４３を定電流駆動するようになってい
る。そして、ＤＣモータ４３に接続された分周器４４の
出力側がＰＬＬシステムの入力端子１２に接続されてい
る。
Ｃモータ用ブリッジコントローラ４１が接続されてい
る。コントローラ４１にはコンパレータ４２が接続さ
れ、このコンパレータ４２によりコントローラ４１の出
力は基準比較電圧ＶＦと常時大小比較され、その差に応
じてＤＣモータ４３を定電流駆動するようになってい
る。そして、ＤＣモータ４３に接続された分周器４４の
出力側がＰＬＬシステムの入力端子１２に接続されてい
る。
【００３２】ＰＬＬシステム１０の出力端子１７から出
力されたＰＷＭ信号Ｓ１６は、コントローラ４１を通し
てＤＣモータ４３を定電流駆動し、分周器４４からはＰ
ＬＬ１０の制御の影響を受けた現在のモータ４３の回転
数を示す帰還クロックＣＢが出力される。
力されたＰＷＭ信号Ｓ１６は、コントローラ４１を通し
てＤＣモータ４３を定電流駆動し、分周器４４からはＰ
ＬＬ１０の制御の影響を受けた現在のモータ４３の回転
数を示す帰還クロックＣＢが出力される。
【００３３】図４は、上記ＰＬＬシステム１０を使用し
て３相ホールモータを定電流駆動する場合を示す要部ブ
ロック図である。
て３相ホールモータを定電流駆動する場合を示す要部ブ
ロック図である。
【００３４】ＰＬＬシステム１０の出力端子１７が３相
ホールモータコントローラ５１に接続されている。この
コントローラ５１の出力は、コンパレータ５２により基
準比較電圧ＶＦと常時大小比較され、その差に応じて３
相ホールモータ５３を定電流駆動する。そして、３相ホ
ールモータ５３に接続された分周器５４はＰＬＬシステ
ムの入力端子１２に接続されている。
ホールモータコントローラ５１に接続されている。この
コントローラ５１の出力は、コンパレータ５２により基
準比較電圧ＶＦと常時大小比較され、その差に応じて３
相ホールモータ５３を定電流駆動する。そして、３相ホ
ールモータ５３に接続された分周器５４はＰＬＬシステ
ムの入力端子１２に接続されている。
【００３５】ＰＬＬシステム１０の出力端子１７から出
力されたＰＷＭ信号Ｓ１６は、コントローラ５１を通し
て３相ホールモータ５３を定電流駆動し、分周器５４か
らはＰＬＬ１０の制御の影響を受けた現在のモータ５３
の回転数を示す帰還クロックＣＢが出力される。
力されたＰＷＭ信号Ｓ１６は、コントローラ５１を通し
て３相ホールモータ５３を定電流駆動し、分周器５４か
らはＰＬＬ１０の制御の影響を受けた現在のモータ５３
の回転数を示す帰還クロックＣＢが出力される。
【００３６】なお、本発明においては、上述の図２〜図
４に示すコントローラからモータ駆動用の出力パワード
ライバ部を分離すれば、定電流駆動も含めたＤＣモータ
用及び３相ホールモータ用の２種類のデジタル式ＰＬＬ
システムを１チップＩＣで構成することも可能である。
４に示すコントローラからモータ駆動用の出力パワード
ライバ部を分離すれば、定電流駆動も含めたＤＣモータ
用及び３相ホールモータ用の２種類のデジタル式ＰＬＬ
システムを１チップＩＣで構成することも可能である。
【００３７】
【発明の効果】以上詳細に説明したように本発明によれ
ば、ＰＷＭ信号に応じた帰還クロックと基準クロックと
の位相差を任意の２進数値に変換する位相比較器と、前
記帰還クロックと前記基準クロックとの周波数差を任意
の２進数値に変換する周波数比較器と、ゲイン自動設定
器とを備えると共に、これらの出力データに基づいてＰ
ＷＭ信号を発生するＰＷＭ信号発生器とを備え、これら
の処理を全てデジタル信号のみで処理するようにしたの
で、システム構成が簡略化すると共に、ループゲインの
設定範囲が拡大される。さらに、基準クロックと帰還ク
ロックとの同期が迅速に行われ、基準クロックの変更に
伴う同期処理の追従性能が向上する。
ば、ＰＷＭ信号に応じた帰還クロックと基準クロックと
の位相差を任意の２進数値に変換する位相比較器と、前
記帰還クロックと前記基準クロックとの周波数差を任意
の２進数値に変換する周波数比較器と、ゲイン自動設定
器とを備えると共に、これらの出力データに基づいてＰ
ＷＭ信号を発生するＰＷＭ信号発生器とを備え、これら
の処理を全てデジタル信号のみで処理するようにしたの
で、システム構成が簡略化すると共に、ループゲインの
設定範囲が拡大される。さらに、基準クロックと帰還ク
ロックとの同期が迅速に行われ、基準クロックの変更に
伴う同期処理の追従性能が向上する。
【図１】本発明を実施したＰＬＬシステムの概略構成を
示すブロック図である。
示すブロック図である。
【図２】３相ホールモータを駆動する場合を示す要部ブ
ロック図である。
ロック図である。
【図３】ＤＣモータを定電流駆動する場合を示す要部ブ
ロック図である。
ロック図である。
【図４】３相ホールモータを定電流駆動する場合を示す
要部ブロック図である。
要部ブロック図である。
【図５】従来のアナログ式ＰＬＬシステムの一構成例を
示すブロック図である。
示すブロック図である。
１０ ＰＬＬシステム １１ 基準クロック発振器 １３ 位相比較器 １４ 周波数比較器 １５ ゲイン自動調整器 １６ ＰＷＭ信号発生器 ＣＢ 帰還クロック ＣＦ 基準クロック Ｇ１ ゲイン値設定データ Ｇ２ ゲイン値変更ポイントデータ Ｓ１６ ＰＷＭ信号
Claims (2)
- 【請求項１】 ＰＷＭ信号に応じた帰還クロックと基準
クロックとの位相差を任意の２進数値に変換する位相比
較器と、 前記帰還クロックと前記基準クロックとの周波数差を任
意の２進数値に変換する周波数比較器と、 前記周波数比較器から与えられる変換データを取り込
み、現在の周波数差が変更ポイントに達する毎にループ
ゲイン値を所定の設定値に変更するゲイン自動設定器
と、 前記位相比較器及び前記周波数比較器から与えられる各
変換データと前記ゲイン自動設定器で設定されたループ
ゲイン値とに基づいて前記ＰＷＭ信号を発生するＰＷＭ
信号発生器とを備えたことを特徴とするＰＬＬシステ
ム。 - 【請求項２】 前記位相比較器、前記周波数比較器、前
記ゲイン自動設定器及び前記ＰＷＭ信号発生器がデジタ
ル化されていることを特徴とする請求項１記載のＰＬＬ
システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6016283A JPH07231688A (ja) | 1994-02-10 | 1994-02-10 | Ｐｌｌシステム |
| US08/386,656 US5548679A (en) | 1994-02-10 | 1995-02-10 | Digital PLL system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6016283A JPH07231688A (ja) | 1994-02-10 | 1994-02-10 | Ｐｌｌシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07231688A true JPH07231688A (ja) | 1995-08-29 |
Family
ID=11912235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6016283A Pending JPH07231688A (ja) | 1994-02-10 | 1994-02-10 | Ｐｌｌシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5548679A (ja) |
| JP (1) | JPH07231688A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597735B1 (en) | 1998-11-04 | 2003-07-22 | Nec Electronics Corporation | Timer assembly for generating a PWM signal |
| JP2006255506A (ja) * | 2005-03-15 | 2006-09-28 | Fujitsu Ltd | 発振器 |
| JP2010219745A (ja) * | 2009-03-16 | 2010-09-30 | Mitsubishi Electric Corp | データ再生回路 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08237981A (ja) * | 1994-12-02 | 1996-09-13 | Lg Electron Inc | モータの速度及び位相制御装置 |
| US6208216B1 (en) | 1998-09-28 | 2001-03-27 | Mikko J. Nasila | Phase-locked-loop pulse-width modulation system |
| KR100277903B1 (ko) | 1998-10-19 | 2001-01-15 | 김영환 | 가변 클럭 오퍼레이션을 갖는 마이크로 프로세서 |
| TW513625B (en) * | 2001-07-27 | 2002-12-11 | Prolific Technology Inc | Fan rotation speed control system |
| US6981168B2 (en) * | 2002-01-08 | 2005-12-27 | International Business Machines Corporation | Clock data recovery system |
| US7317293B2 (en) * | 2002-10-29 | 2008-01-08 | Seiko Epson Corporation | Displacement control system for a vehicle axle |
| US7042972B2 (en) * | 2003-04-09 | 2006-05-09 | Qualcomm Inc | Compact, low-power low-jitter digital phase-locked loop |
| JP2004364366A (ja) * | 2003-06-02 | 2004-12-24 | Seiko Epson Corp | Ｐｗｍ制御システム |
| KR101702440B1 (ko) * | 2010-07-08 | 2017-02-06 | 에스프린팅솔루션 주식회사 | 화상형성장치, 모터 제어 장치 및 그 모터 제어 방법 |
| JP2020509688A (ja) * | 2017-02-21 | 2020-03-26 | メイベン ワイヤレス スウェーデン アクティエボラーグ | マルチ・オペレータ・ネットワークのための分散アンテナシステム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56125994A (en) * | 1980-03-07 | 1981-10-02 | Olympus Optical Co Ltd | Motor unit |
| GB2088572A (en) * | 1980-12-02 | 1982-06-09 | Gestetner Mfg Ltd | Variable speed scan drive |
| US4498191A (en) * | 1983-06-06 | 1985-02-05 | General Electric Company | Digital automatic frequency control with tracking |
| JPH0724142B2 (ja) * | 1989-04-28 | 1995-03-15 | 株式会社ケンウッド | 光ディスクのサーボ回路 |
| US5187722A (en) * | 1990-08-13 | 1993-02-16 | At&T Bell Laboratories | Frequency synthesis using fractional frequency multiplication |
| KR950008461B1 (ko) * | 1992-03-18 | 1995-07-31 | 재단법인 한국전자통신연구소 | Nrz 데이터 비트 동기 장치 |
| JPH06112817A (ja) * | 1992-09-25 | 1994-04-22 | Fujitsu Ltd | Ｐｌｌ 周波数シンセサイザ回路 |
-
1994
- 1994-02-10 JP JP6016283A patent/JPH07231688A/ja active Pending
-
1995
- 1995-02-10 US US08/386,656 patent/US5548679A/en not_active Expired - Lifetime
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| US6597735B1 (en) | 1998-11-04 | 2003-07-22 | Nec Electronics Corporation | Timer assembly for generating a PWM signal |
| JP2006255506A (ja) * | 2005-03-15 | 2006-09-28 | Fujitsu Ltd | 発振器 |
| JP2010219745A (ja) * | 2009-03-16 | 2010-09-30 | Mitsubishi Electric Corp | データ再生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5548679A (en) | 1996-08-20 |
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