JPH07202225A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07202225A JPH07202225A JP34894793A JP34894793A JPH07202225A JP H07202225 A JPH07202225 A JP H07202225A JP 34894793 A JP34894793 A JP 34894793A JP 34894793 A JP34894793 A JP 34894793A JP H07202225 A JPH07202225 A JP H07202225A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 239000000758 substrate Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 abstract description 19
- 230000015556 catabolic process Effects 0.000 abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229920005591 polysilicon Polymers 0.000 abstract description 7
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 108091006146 Channels Proteins 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ダイオード接続で使用する場合に、逆方向電
圧の印加による寄生ＭＯＳトランジスタにおける反転層
の形成を防止することにより、高逆耐圧化を可能にし、
また、トランジスタ接続の場合にその機能が損われない
拡散層構造を有するラテラル型トランジスタを備える半
導体装置を提供する。 【構成】 ラテラル型ＰＮＰトランジスタのエミッタ５
をアノードとし、コレクタ６及びベース７をカソードと
して接続するダイオード構造において、カソード電位と
同電位のポリシリコン層９をベース領域３上に形成する
ことにより、ダイオードに大きな逆方向電圧が印加され
た場合でも、ベース領域３表面に発生する反転層を防止
することで、ダイオードの逆耐圧の向上を可能とする。
また、本来のラテラル型ＰＮＰトランジスタとして使用
する場合にもその機能を損わない。マスタースライス方
式の半導体装置に好適である。
圧の印加による寄生ＭＯＳトランジスタにおける反転層
の形成を防止することにより、高逆耐圧化を可能にし、
また、トランジスタ接続の場合にその機能が損われない
拡散層構造を有するラテラル型トランジスタを備える半
導体装置を提供する。 【構成】 ラテラル型ＰＮＰトランジスタのエミッタ５
をアノードとし、コレクタ６及びベース７をカソードと
して接続するダイオード構造において、カソード電位と
同電位のポリシリコン層９をベース領域３上に形成する
ことにより、ダイオードに大きな逆方向電圧が印加され
た場合でも、ベース領域３表面に発生する反転層を防止
することで、ダイオードの逆耐圧の向上を可能とする。
また、本来のラテラル型ＰＮＰトランジスタとして使用
する場合にもその機能を損わない。マスタースライス方
式の半導体装置に好適である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、寄
生効果が少なく高逆耐圧のダイオードを形成する技術を
提供するものである。
生効果が少なく高逆耐圧のダイオードを形成する技術を
提供するものである。
【０００２】
【従来の技術】マスタースライス方式の半導体装置で
は、回路に必要なダイオードは、トランジスタの拡散層
を利用して形成される。従って、ラテラル型ＰＮＰトラ
ンジスタを主な構成素子とするマスタースライス半導体
装置では、ラテラル型ＰＮＰトランジスタの拡散層を利
用してダイオードが形成される。
は、回路に必要なダイオードは、トランジスタの拡散層
を利用して形成される。従って、ラテラル型ＰＮＰトラ
ンジスタを主な構成素子とするマスタースライス半導体
装置では、ラテラル型ＰＮＰトランジスタの拡散層を利
用してダイオードが形成される。
【０００３】図２（ａ）及び（ｂ）は夫々、ラテラル型
ＰＮＰトランジスタの拡散層を利用した従来のダイオー
ドの構造を示す平面図及び断面図である。このダイオー
ドは、同図に示すように、ラテラル型ＰＮＰトランジス
タのエミッタ５をアノードとし、またカソードはコレク
タ６及びベース７をアルミ配線１１でショートした状態
で使用する。
ＰＮＰトランジスタの拡散層を利用した従来のダイオー
ドの構造を示す平面図及び断面図である。このダイオー
ドは、同図に示すように、ラテラル型ＰＮＰトランジス
タのエミッタ５をアノードとし、またカソードはコレク
タ６及びベース７をアルミ配線１１でショートした状態
で使用する。
【０００４】
【発明が解決しようとする課題】ところで、上記構造の
ダイオードでは、エミッタ拡散層５とコレクタ拡散層６
との間にアノード電極配線１１をゲートとする寄生ＭＯ
Ｓトランジスタが形成される。従って、ダイオード電極
間に逆方向電圧が印加され、その電圧によりアノード電
位とカソード電位との電位差が、Ｎ型エピタキシャル層
３の表面の反転電圧を越える、即ち寄生ＭＯＳトランジ
スタのスレッショルド電圧を越える場合には、アノード
側のアルミ配線１１の直下に、図２（ｂ）に示す反転層
１３が生ずる。かかる反転層１３の形成は、エミッタ拡
散層５及びコレクタ拡散層６間の耐圧を低くし、結果と
して、ダイオードの逆耐圧を低くするという問題があっ
た。
ダイオードでは、エミッタ拡散層５とコレクタ拡散層６
との間にアノード電極配線１１をゲートとする寄生ＭＯ
Ｓトランジスタが形成される。従って、ダイオード電極
間に逆方向電圧が印加され、その電圧によりアノード電
位とカソード電位との電位差が、Ｎ型エピタキシャル層
３の表面の反転電圧を越える、即ち寄生ＭＯＳトランジ
スタのスレッショルド電圧を越える場合には、アノード
側のアルミ配線１１の直下に、図２（ｂ）に示す反転層
１３が生ずる。かかる反転層１３の形成は、エミッタ拡
散層５及びコレクタ拡散層６間の耐圧を低くし、結果と
して、ダイオードの逆耐圧を低くするという問題があっ
た。
【０００５】図３（ａ）及び（ｂ）は、上記問題を解決
する改良型のダイオード構造を有する従来の半導体装置
の構造を示す。同図は、かかるラテラル型ＰＮＰトラン
ジスタ構造のダイオードを、図２と同様に示すものであ
る。このダイオードでは、図２に示す構造に加え、ラテ
ラル型ＰＮＰトランジスタのエミッタ拡散層５とコレク
タ拡散層６との間に、エミッタ拡散層５を囲むようにベ
ース拡散層７と同一導電型の高濃度のチャネルストップ
領域１４を設ける。これにより、エミッタ及びコレクタ
拡散層５、６相互間に寄生ＭＯＳトランジスタが形成さ
れることを防止する。
する改良型のダイオード構造を有する従来の半導体装置
の構造を示す。同図は、かかるラテラル型ＰＮＰトラン
ジスタ構造のダイオードを、図２と同様に示すものであ
る。このダイオードでは、図２に示す構造に加え、ラテ
ラル型ＰＮＰトランジスタのエミッタ拡散層５とコレク
タ拡散層６との間に、エミッタ拡散層５を囲むようにベ
ース拡散層７と同一導電型の高濃度のチャネルストップ
領域１４を設ける。これにより、エミッタ及びコレクタ
拡散層５、６相互間に寄生ＭＯＳトランジスタが形成さ
れることを防止する。
【０００６】しかし、上記構造のダイオードでは、高濃
度のＮ型チャネルストップ領域１４の形成により、ダイ
オードの逆耐圧の向上は可能であるが、高濃度Ｎ型チャ
ネルストップ領域１４の存在により、反転層が生じない
構造が提供できた場合のチャネルストップ領域１４を有
しない同様な構造のダイオードの逆耐圧に比べると、そ
の逆耐圧が低いという欠点がある。
度のＮ型チャネルストップ領域１４の形成により、ダイ
オードの逆耐圧の向上は可能であるが、高濃度Ｎ型チャ
ネルストップ領域１４の存在により、反転層が生じない
構造が提供できた場合のチャネルストップ領域１４を有
しない同様な構造のダイオードの逆耐圧に比べると、そ
の逆耐圧が低いという欠点がある。
【０００７】さらに、マスタースライス方式の半導体装
置に上記改良型のダイオードを採用した場合には、同じ
拡散層構造のトランジスタを本来のラテラル型ＰＮＰト
ランジスタとして使用するには、前記高濃度のＮ型チャ
ネルストップ領域がエミッタ接地の電流増巾率（ｈFE）
を低下させるので、ＰＮＰトランジスタとしての機能が
不十分である。従って、上記構造はマスタースライス方
式の半導体装置では採用し難い。
置に上記改良型のダイオードを採用した場合には、同じ
拡散層構造のトランジスタを本来のラテラル型ＰＮＰト
ランジスタとして使用するには、前記高濃度のＮ型チャ
ネルストップ領域がエミッタ接地の電流増巾率（ｈFE）
を低下させるので、ＰＮＰトランジスタとしての機能が
不十分である。従って、上記構造はマスタースライス方
式の半導体装置では採用し難い。
【０００８】本発明は、上記に鑑み、ラテラル型トラン
ジスタ本来の機能を果たすと共に逆耐圧が充分に高いダ
イオードとして構成することも可能なラテラル型トラン
ジスタを、ダイオード接続して備える半導体装置を提供
し、もって、マスタースライス方式の半導体装置に好適
な半導体装置を提供することを目的とする。
ジスタ本来の機能を果たすと共に逆耐圧が充分に高いダ
イオードとして構成することも可能なラテラル型トラン
ジスタを、ダイオード接続して備える半導体装置を提供
し、もって、マスタースライス方式の半導体装置に好適
な半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、アノード電極配線に接続さ
れたエミッタと、カソード電極配線に接続されたコレク
タ及びベース領域とを半導体基板の表面領域に有するラ
テラル型ＰＮＰトランジスタ構造のＰＮ接合ダイオード
を備えた半導体装置において、前記アノード電極配線を
構成する配線層と少なくとも前記ベース領域との間に配
設されて所定電位に維持される導電膜を更に備えること
を特徴とする。
に、本発明の半導体装置は、アノード電極配線に接続さ
れたエミッタと、カソード電極配線に接続されたコレク
タ及びベース領域とを半導体基板の表面領域に有するラ
テラル型ＰＮＰトランジスタ構造のＰＮ接合ダイオード
を備えた半導体装置において、前記アノード電極配線を
構成する配線層と少なくとも前記ベース領域との間に配
設されて所定電位に維持される導電膜を更に備えること
を特徴とする。
【００１０】前記導電膜は、例えば、基板上に多結晶シ
リコン（ポリシリコン）層として形成することが好まし
い。また、前記所定の電位としては、前記カソード電極
配線と同電位を選定することが好ましく、この場合、導
電膜のパターン形成が容易である。
リコン（ポリシリコン）層として形成することが好まし
い。また、前記所定の電位としては、前記カソード電極
配線と同電位を選定することが好ましく、この場合、導
電膜のパターン形成が容易である。
【００１１】
【実施例】以下、図面を参照して本発明を更に説明す
る。図１（ａ）及び（ｂ）は夫々、本発明の一実施例を
成す、マスタースライス方式で形成される半導体装置に
おけるダイオード部分のチップ平面図及び断面図であ
る。また、同図（ｃ）は、その等価回路図である。
る。図１（ａ）及び（ｂ）は夫々、本発明の一実施例を
成す、マスタースライス方式で形成される半導体装置に
おけるダイオード部分のチップ平面図及び断面図であ
る。また、同図（ｃ）は、その等価回路図である。
【００１２】上記半導体装置の製造に際しては、まず、
従来の半導体製造技術を用いて、Ｐ型シリコン基板１内
に、イオン注入法によってＮ型埋込層２を形成し、その
上に成長させたＮ型エピタキシャル層３内に、Ｐ型拡散
層５、６及びＮ型拡散層７をイオン注入法により形成し
て、ラテラル型ＰＮＰトランジスタのためのエミッタ
５、コレクタ６及びベース７を形成する。
従来の半導体製造技術を用いて、Ｐ型シリコン基板１内
に、イオン注入法によってＮ型埋込層２を形成し、その
上に成長させたＮ型エピタキシャル層３内に、Ｐ型拡散
層５、６及びＮ型拡散層７をイオン注入法により形成し
て、ラテラル型ＰＮＰトランジスタのためのエミッタ
５、コレクタ６及びベース７を形成する。
【００１３】次に、シリコン基板１上の全面に第１絶縁
膜８を形成し、フォトリソグラフィ技術によりパターニ
ングする。次いで、第１絶縁膜８上の全面にＮ型ポリシ
リコン層９を形成し、ホトリソグラフィ技術を用いて、
図１に示すように、ラテラル型ＰＮＰトランジスタのベ
ース領域３上を覆うようにパターニングする。引き続
き、第２の絶縁膜１０を全面に形成した後に、ホトリソ
グラフィ技術を用いて、エミッタコンタクト窓１５、コ
レクタコンタクト窓１６及びベースコンタクト窓１７
を、夫々に対応する拡散層５、６、７上に開孔する。
膜８を形成し、フォトリソグラフィ技術によりパターニ
ングする。次いで、第１絶縁膜８上の全面にＮ型ポリシ
リコン層９を形成し、ホトリソグラフィ技術を用いて、
図１に示すように、ラテラル型ＰＮＰトランジスタのベ
ース領域３上を覆うようにパターニングする。引き続
き、第２の絶縁膜１０を全面に形成した後に、ホトリソ
グラフィ技術を用いて、エミッタコンタクト窓１５、コ
レクタコンタクト窓１６及びベースコンタクト窓１７
を、夫々に対応する拡散層５、６、７上に開孔する。
【００１４】その後、アノード電極配線１１及びカソー
ド電極配線１２をアルミニウム等のスパッタリング法に
より形成する。このとき、アノード配線１１をエミッタ
拡散層５に接続し、カソード配線１２をコレクタ６及び
ベース７に接続することにより、図１（ｃ）に示すよう
に、エミッタＥをアノードＡとし、コレクタＣ及びベー
スＢをカソードＫとするダイオードが形成される。な
お、アルミニウム配線の選択により、図１の配線接続と
異なる構成を採用することで、本来のラテラル型ＰＮＰ
トランジスタが形成される。
ド電極配線１２をアルミニウム等のスパッタリング法に
より形成する。このとき、アノード配線１１をエミッタ
拡散層５に接続し、カソード配線１２をコレクタ６及び
ベース７に接続することにより、図１（ｃ）に示すよう
に、エミッタＥをアノードＡとし、コレクタＣ及びベー
スＢをカソードＫとするダイオードが形成される。な
お、アルミニウム配線の選択により、図１の配線接続と
異なる構成を採用することで、本来のラテラル型ＰＮＰ
トランジスタが形成される。
【００１５】以上のように形成された本実施例の半導体
装置では、ダイオードのアノードＡ及びカソードＫの間
に逆方向電圧が印加される場合にも、Ｎ型ポリシリコン
層９が高電位にバイアスされているので、ベース領域３
上部に形成され、低電位にバイアスされたアノード電極
配線１１が存在しても、Ｎ型ポリシリコン層９の作用に
よりアノード電極配線１１の電位がベース領域３に影響
を与えることはない。従って、アノード電極配線１１直
下のベース領域３の表面に、図２に示したような反転層
１３が生ずることはない。このため、従来の半導体装置
では、例えば約２Ｖ程度の逆耐圧しか得られなかった構
造のダイオードで、約３０Ｖ程度の逆耐圧が得られる。
装置では、ダイオードのアノードＡ及びカソードＫの間
に逆方向電圧が印加される場合にも、Ｎ型ポリシリコン
層９が高電位にバイアスされているので、ベース領域３
上部に形成され、低電位にバイアスされたアノード電極
配線１１が存在しても、Ｎ型ポリシリコン層９の作用に
よりアノード電極配線１１の電位がベース領域３に影響
を与えることはない。従って、アノード電極配線１１直
下のベース領域３の表面に、図２に示したような反転層
１３が生ずることはない。このため、従来の半導体装置
では、例えば約２Ｖ程度の逆耐圧しか得られなかった構
造のダイオードで、約３０Ｖ程度の逆耐圧が得られる。
【００１６】なお、反転層の形成を防止する高濃度チャ
ネルストップ領域１４（図３）を形成した従来の改良型
半導体装置の場合には、高濃度チャネルストップ領域１
４で空乏層の広がりが抑えられるため、逆耐圧の大きさ
が低下し、高濃度チャネルストップ領域１４がない場合
に比べて逆耐圧が低下していた。しかし、上記実施例に
係る半導体装置の構造では、逆耐圧が低下する欠点が生
じない。
ネルストップ領域１４（図３）を形成した従来の改良型
半導体装置の場合には、高濃度チャネルストップ領域１
４で空乏層の広がりが抑えられるため、逆耐圧の大きさ
が低下し、高濃度チャネルストップ領域１４がない場合
に比べて逆耐圧が低下していた。しかし、上記実施例に
係る半導体装置の構造では、逆耐圧が低下する欠点が生
じない。
【００１７】更に、高濃度チャネルストップ領域を設け
る上記改良型の半導体装置の構造では、高濃度拡散層を
有する素子を本来のラテラル型ＰＮＰトランジスタとし
て使用する際には、電流増巾率が低下する等の欠点があ
り、事実上、ＰＮＰトランジスタとしては使用できない
欠点も存在したが、上記実施例の半導体装置の構造で
は、かかる欠点はなく、本来のラテラル型ＰＮＰトラン
ジスタとして使用した場合の機能を損うおそれがない。
従って、本発明の半導体装置をマスタスライス方式の半
導体装置に適用する際に、特にその利点が大きい。
る上記改良型の半導体装置の構造では、高濃度拡散層を
有する素子を本来のラテラル型ＰＮＰトランジスタとし
て使用する際には、電流増巾率が低下する等の欠点があ
り、事実上、ＰＮＰトランジスタとしては使用できない
欠点も存在したが、上記実施例の半導体装置の構造で
は、かかる欠点はなく、本来のラテラル型ＰＮＰトラン
ジスタとして使用した場合の機能を損うおそれがない。
従って、本発明の半導体装置をマスタスライス方式の半
導体装置に適用する際に、特にその利点が大きい。
【００１８】なお、上記実施例の記述は例示を目的とし
てなされたものであり、上記実施例の構成から種々の修
正及び変更を施した半導体装置も本発明の半導体装置の
範囲に含まれる。例えば、上記実施例において、ポリシ
リコン層を、Ｎ型エピタキシャル層に反転層が生じない
範囲の電位で、カソード電極配線とは異なる電位に維持
する構成も可能である。また、本発明の半導体装置は、
マスタースライス方式の半導体装置に限定されるもので
もない。
てなされたものであり、上記実施例の構成から種々の修
正及び変更を施した半導体装置も本発明の半導体装置の
範囲に含まれる。例えば、上記実施例において、ポリシ
リコン層を、Ｎ型エピタキシャル層に反転層が生じない
範囲の電位で、カソード電極配線とは異なる電位に維持
する構成も可能である。また、本発明の半導体装置は、
マスタースライス方式の半導体装置に限定されるもので
もない。
【００１９】
【発明の効果】以上説明したように、本発明の半導体装
置は、アノード電極配線を構成する配線層とベース領域
との間に配設された所定電位の導電膜を備える構成の、
ラテラル型トランジスタ構造のダイオードを採用するこ
とにより、大きな逆電圧が印加された際にもベース領域
表面に反転層が形成されないので、逆耐圧の高いダイオ
ードを形成できると共に、単に配線層の選択により、ダ
イオードの形成に代えて本来のラテラル型トランジスタ
を形成できるので、本発明は、特にマスタスライス方式
の半導体装置として好適な半導体装置を提供できたとい
う顕著な効果を奏する。
置は、アノード電極配線を構成する配線層とベース領域
との間に配設された所定電位の導電膜を備える構成の、
ラテラル型トランジスタ構造のダイオードを採用するこ
とにより、大きな逆電圧が印加された際にもベース領域
表面に反転層が形成されないので、逆耐圧の高いダイオ
ードを形成できると共に、単に配線層の選択により、ダ
イオードの形成に代えて本来のラテラル型トランジスタ
を形成できるので、本発明は、特にマスタスライス方式
の半導体装置として好適な半導体装置を提供できたとい
う顕著な効果を奏する。
【図１】（ａ）及び（ｂ）は夫々、本発明の一実施例の
半導体装置の平面図及び断面図。
半導体装置の平面図及び断面図。
【図２】（ａ）及び（ｂ）は夫々、ラテラル型ＰＮＰト
ランジスタ構造を有する従来のダイオードを備える半導
体装置の平面図及び断面図。
ランジスタ構造を有する従来のダイオードを備える半導
体装置の平面図及び断面図。
【図３】（ａ）及び（ｂ）は夫々、高濃度チャネルスト
ップ領域を形成した改良型ダイオードを備える従来の半
導体装置の平面図及び断面図。
ップ領域を形成した改良型ダイオードを備える従来の半
導体装置の平面図及び断面図。
１ Ｐ型半導体基板 ２ Ｎ型埋込層 ３ Ｎ型エピタキシャル層 ４ Ｐ型絶縁領域 ５ Ｐ型エミッタ ６ Ｐ型コレクタ ７ Ｎ型ベース ８ 第１絶縁層 ９ Ｎ型ポリシリコン層 １０第２絶縁膜 １１ アノード電極配線 １２ カソード電極配線 １３ 反転層 １４ Ｎ型高濃度チャネルストップ領域 １５ エミッタコンタクト窓 １６ コレクタコンタクト窓 １７ ベースコンタクト窓
Claims (3)
- 【請求項１】 アノード電極配線に接続されたエミッタ
と、カソード電極配線に接続されたコレクタ及びベース
領域とを半導体基板の表面領域に有するラテラル型ＰＮ
Ｐトランジスタ構造のＰＮ接合ダイオードを備えた半導
体装置において、 前記アノード電極配線を構成する配線層と少なくとも前
記ベース領域との間に配設されて所定電位に維持される
導電膜を更に備えることを特徴とする半導体装置。 - 【請求項２】 前記所定電位が、前記カソード電極配線
の電位である、請求項１に記載の半導体装置。 - 【請求項３】 マスタースライスとして構成される、請
求項１又は２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34894793A JPH07202225A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34894793A JPH07202225A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202225A true JPH07202225A (ja) | 1995-08-04 |
Family
ID=18400463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34894793A Pending JPH07202225A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202225A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287985A (ja) * | 2006-04-18 | 2007-11-01 | Sanyo Electric Co Ltd | 半導体装置 |
| WO2024121936A1 (ja) * | 2022-12-06 | 2024-06-13 | 日清紡マイクロデバイス株式会社 | Ｅｓｄ保護ダイオードとその構造 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274469A (ja) * | 1988-04-26 | 1989-11-02 | Fuji Electric Co Ltd | ダイオード |
| JPH02260538A (ja) * | 1989-03-31 | 1990-10-23 | Fujitsu Ltd | 半導体装置 |
| JPH03148866A (ja) * | 1989-11-06 | 1991-06-25 | Seiko Epson Corp | 半導体装置 |
| JPH06216401A (ja) * | 1993-01-20 | 1994-08-05 | Hitachi Ltd | 半導体集積回路装置 |
-
1993
- 1993-12-28 JP JP34894793A patent/JPH07202225A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274469A (ja) * | 1988-04-26 | 1989-11-02 | Fuji Electric Co Ltd | ダイオード |
| JPH02260538A (ja) * | 1989-03-31 | 1990-10-23 | Fujitsu Ltd | 半導体装置 |
| JPH03148866A (ja) * | 1989-11-06 | 1991-06-25 | Seiko Epson Corp | 半導体装置 |
| JPH06216401A (ja) * | 1993-01-20 | 1994-08-05 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287985A (ja) * | 2006-04-18 | 2007-11-01 | Sanyo Electric Co Ltd | 半導体装置 |
| KR100872272B1 (ko) * | 2006-04-18 | 2008-12-05 | 산요덴키가부시키가이샤 | 반도체 장치 |
| WO2024121936A1 (ja) * | 2022-12-06 | 2024-06-13 | 日清紡マイクロデバイス株式会社 | Ｅｓｄ保護ダイオードとその構造 |
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