JPH02214164A - 入力保護回路を備えたｍｏｓｆｅｔ - Google Patents
入力保護回路を備えたｍｏｓｆｅｔInfo
- Publication number
- JPH02214164A JPH02214164A JP3558089A JP3558089A JPH02214164A JP H02214164 A JPH02214164 A JP H02214164A JP 3558089 A JP3558089 A JP 3558089A JP 3558089 A JP3558089 A JP 3558089A JP H02214164 A JPH02214164 A JP H02214164A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- region
- type
- voltage
- breakdown
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｌチップ内に絶縁ゲート電界効果トランジス
タとこのゲート破壊を防止すべき入力保護回路を備えた
ＭＯＳＦＥＴに関する。
タとこのゲート破壊を防止すべき入力保護回路を備えた
ＭＯＳＦＥＴに関する。
従来、この種の人力保護回路を備えたＭＯＳＦＥＴの回
路構成は、第４図に示すように、保護すべき絶縁ゲート
電界効果トランジスタＭと、人力電極ＩＮとゲート電極
Ｇとの間に接続された電流制限抵抗Ｒと、カンードがゲ
ート電極Ｇに接続されると共にアノードが接地されたゲ
ート電圧制限ダイオードＤとからなる。かかる構成の回
路において、入力電極ＩＮに絶縁ゲート電界効果トラン
ジスタＭのゲート酸化膜破壊電圧Ｖｌｌ＋より大のサー
ジ電圧が印加した場合、ゲート電圧はその破壊電圧ＶＩ
Ｇより低いブレイクダウン（降伏） 電圧（ｖｏ） を
持つゲート電圧制限ダイオードＤのブレイクダウンによ
って抑制され、これによりゲ・−ト酸化膜の破壊が防止
される。電流制限抵抗りはゲート電圧制限ダイオードＤ
のブレイクダウン時の電流を制限し、接合破壊を防止す
るものである。
路構成は、第４図に示すように、保護すべき絶縁ゲート
電界効果トランジスタＭと、人力電極ＩＮとゲート電極
Ｇとの間に接続された電流制限抵抗Ｒと、カンードがゲ
ート電極Ｇに接続されると共にアノードが接地されたゲ
ート電圧制限ダイオードＤとからなる。かかる構成の回
路において、入力電極ＩＮに絶縁ゲート電界効果トラン
ジスタＭのゲート酸化膜破壊電圧Ｖｌｌ＋より大のサー
ジ電圧が印加した場合、ゲート電圧はその破壊電圧ＶＩ
Ｇより低いブレイクダウン（降伏） 電圧（ｖｏ） を
持つゲート電圧制限ダイオードＤのブレイクダウンによ
って抑制され、これによりゲ・−ト酸化膜の破壊が防止
される。電流制限抵抗りはゲート電圧制限ダイオードＤ
のブレイクダウン時の電流を制限し、接合破壊を防止す
るものである。
上記のゲート電圧制限ダイオードＤの半導体構造は、第
５図及び第６図に示す構造で、ｐ型基板ｌ上にｎ＋型埋
込層２を挟んで形成されたｎ−型工ピタキシャル層をア
イソレイション３で分離して得られた画成領域４に作り
込まれている。５はｎ＋型埋込層２に接するｐ−型拡散
層で、このｐ−型拡散層５内にはｎ＋領領域カソード領
域６とこれを囲む ｐ＋領領域アノード領域７とが形成
されている。カソード領域６に接続するカソード領域６
ａは他の画成領域に作り込まれた絶縁ゲート効果トラン
ジスタ（図示せず）のゲート電極に接続され、アノード
領域７に接続するアノード電極７ａは接地されている。
５図及び第６図に示す構造で、ｐ型基板ｌ上にｎ＋型埋
込層２を挟んで形成されたｎ−型工ピタキシャル層をア
イソレイション３で分離して得られた画成領域４に作り
込まれている。５はｎ＋型埋込層２に接するｐ−型拡散
層で、このｐ−型拡散層５内にはｎ＋領領域カソード領
域６とこれを囲む ｐ＋領領域アノード領域７とが形成
されている。カソード領域６に接続するカソード領域６
ａは他の画成領域に作り込まれた絶縁ゲート効果トラン
ジスタ（図示せず）のゲート電極に接続され、アノード
領域７に接続するアノード電極７ａは接地されている。
また画成領域４のｎ−型エピタキシャル層にはｐ−型拡
散層５を囲むｎ＋型拡散領域８が形成され、これには電
源電極８ａが接続されている。ゲート電圧制限ダイオー
ドＤのｐｎ接合は ｐ−型拡散層５とカソード領域６と
の接合であり、そのブレイクダウン電圧Ｖａｎは例えば
ｐ−の不純物濃度２ ｘｌＯ”／ ｃｊ、 ｎ＋の不
純物濃度ｌＸｌ０”／ｃｓｔのときＶ＋＋ｏ：：２５Ｖ
である。
散層５を囲むｎ＋型拡散領域８が形成され、これには電
源電極８ａが接続されている。ゲート電圧制限ダイオー
ドＤのｐｎ接合は ｐ−型拡散層５とカソード領域６と
の接合であり、そのブレイクダウン電圧Ｖａｎは例えば
ｐ−の不純物濃度２ ｘｌＯ”／ ｃｊ、 ｎ＋の不
純物濃度ｌＸｌ０”／ｃｓｔのときＶ＋＋ｏ：：２５Ｖ
である。
デバイスの微細化及び高速化に伴い、絶縁ゲート電界効
果トランジスタＭのゲート酸化膜の厚さは薄くなる傾向
にある。ゲート酸化膜の厚さが薄くなるに従い、その破
壊電圧ＶＩＧは低下する。例えば、膜厚１０００人では
Ｖｉａ：１００Ｖ、膜厚２５０人でＩｔ Ｖ ｍａ ：
２５ Ｖである。
果トランジスタＭのゲート酸化膜の厚さは薄くなる傾向
にある。ゲート酸化膜の厚さが薄くなるに従い、その破
壊電圧ＶＩＧは低下する。例えば、膜厚１０００人では
Ｖｉａ：１００Ｖ、膜厚２５０人でＩｔ Ｖ ｍａ ：
２５ Ｖである。
ところで、上記のゲート電圧制限ダイオードＤのブレイ
クダウン電圧ｖ０は２５Ｖ程度で、膜厚２５０人の絶縁
ゲート電界効果トランジスタの破壊電圧ＶＩＧと等しく
なるので、人力電極ＩＮにサージ電圧が印加すると、ゲ
ート電圧が破壊電圧ＶＩＩＧまで上昇し、ゲート破壊が
引き起こされる。
クダウン電圧ｖ０は２５Ｖ程度で、膜厚２５０人の絶縁
ゲート電界効果トランジスタの破壊電圧ＶＩＧと等しく
なるので、人力電極ＩＮにサージ電圧が印加すると、ゲ
ート電圧が破壊電圧ＶＩＩＧまで上昇し、ゲート破壊が
引き起こされる。
そこでゲート電圧制限ダイオードＤのブレイクダウン電
圧を下げることが必要となるが、その方法としては、
ｐ−型拡散層５又はカソード領域６の不純物濃度を変更
する方法やカソード領域６とアノード領域７との間隔を
狭くする方法が考えられる。しかしながら、不純物濃度
の変更は絶縁ゲート電界効果トランジスタ自体のデバイ
ス特性に影響を与えたり、新たな拡散工程及びマスクの
追加を余儀なくする。またカソード領域６とアノード領
域７との間隔を狭くすることは、マスクずれ等によりブ
レイクダウン電圧の信頼性・バラツキの問題が生じる。
圧を下げることが必要となるが、その方法としては、
ｐ−型拡散層５又はカソード領域６の不純物濃度を変更
する方法やカソード領域６とアノード領域７との間隔を
狭くする方法が考えられる。しかしながら、不純物濃度
の変更は絶縁ゲート電界効果トランジスタ自体のデバイ
ス特性に影響を与えたり、新たな拡散工程及びマスクの
追加を余儀なくする。またカソード領域６とアノード領
域７との間隔を狭くすることは、マスクずれ等によりブ
レイクダウン電圧の信頼性・バラツキの問題が生じる。
そこで、本発明の課ｄは、作り込み構造を変更したゲー
ト電圧制限ダイオードを採用することにより、絶縁ゲー
ト電界効果トランジスタのデバイス特性に影響なく、ま
た新たな工程の追加もなく、しかもブレイクダウン電圧
の信頼性を維持したまま、低ブレイクダウン電圧のゲー
ト電圧制限ダイオードを有する入力保護回路を備えたＭ
ＯＳＦＥＴを提供することにある。
ト電圧制限ダイオードを採用することにより、絶縁ゲー
ト電界効果トランジスタのデバイス特性に影響なく、ま
た新たな工程の追加もなく、しかもブレイクダウン電圧
の信頼性を維持したまま、低ブレイクダウン電圧のゲー
ト電圧制限ダイオードを有する入力保護回路を備えたＭ
ＯＳＦＥＴを提供することにある。
上記課題を解決するために、本発明の講じた手段は、
ｐ−型拡散層内にカソード領域及びアノード領域を形成
するのではなく、そのｐ−型拡散層のないエピタキシャ
ル層に形成された横型トランジスタのエミッタ／コレク
タ・ダイオードをゲート電圧制限ダイオードとするもの
である。
ｐ−型拡散層内にカソード領域及びアノード領域を形成
するのではなく、そのｐ−型拡散層のないエピタキシャ
ル層に形成された横型トランジスタのエミッタ／コレク
タ・ダイオードをゲート電圧制限ダイオードとするもの
である。
かかる手段によれば、比較的に不純物濃度が低い第２導
電型のエピタキシャル層内にこれと逆導電型のカソード
領域とアノード領域を有するゲート電圧制限ダイオード
が形成されているので、ブレイクダウン電圧を例えば２
５Ｖ以下に設定することができ、ゲート破壊以前にブレ
イクダウンを起こすことができる。
電型のエピタキシャル層内にこれと逆導電型のカソード
領域とアノード領域を有するゲート電圧制限ダイオード
が形成されているので、ブレイクダウン電圧を例えば２
５Ｖ以下に設定することができ、ゲート破壊以前にブレ
イクダウンを起こすことができる。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図は、本発明の一実施例の半導体構造の平面図で、
第２図は、第１図中のＩＩ−ＩＩ線で切断した状態を示
す切断矢視図である。なお、第１図及び第２図において
第５図及び第６図に示す部分と同一部分には同一参照符
号を付しである。
第２図は、第１図中のＩＩ−ＩＩ線で切断した状態を示
す切断矢視図である。なお、第１図及び第２図において
第５図及び第６図に示す部分と同一部分には同一参照符
号を付しである。
ｐ型基板ｌ上にはｎ＋型埋込層２を挟んでｎ−型エピタ
キシャル層１０が形成されている。 ｎ−型エピタキシ
ャル層１０は ｐ＋型のアイソレイション３によって画
成領域とされている。この画成領域１０内には横型ＰＮ
Ｐ ）ランジスタのベース領域拡散工程を除いて作り込
まれた ｐ１型のエミッタ領域１１とこれを囲む ｐ”
型のコレクタ領域１２が形成されている。両領域１１．
１２の形成は絶縁ゲート電界効果トランジスタ（図示せ
ず）の製造プロセスと同時に行われる。エミッタ領域１
１はエミッタ電極１１ａを介して他の画成領域に作り込
まれた絶縁ゲート電界効果トランジスタ（図示せず）の
ゲート電極に接続されており（第３図参照）、ゲート電
圧制限ダイオードのカソード領域として作用する。
キシャル層１０が形成されている。 ｎ−型エピタキシ
ャル層１０は ｐ＋型のアイソレイション３によって画
成領域とされている。この画成領域１０内には横型ＰＮ
Ｐ ）ランジスタのベース領域拡散工程を除いて作り込
まれた ｐ１型のエミッタ領域１１とこれを囲む ｐ”
型のコレクタ領域１２が形成されている。両領域１１．
１２の形成は絶縁ゲート電界効果トランジスタ（図示せ
ず）の製造プロセスと同時に行われる。エミッタ領域１
１はエミッタ電極１１ａを介して他の画成領域に作り込
まれた絶縁ゲート電界効果トランジスタ（図示せず）の
ゲート電極に接続されており（第３図参照）、ゲート電
圧制限ダイオードのカソード領域として作用する。
また、コレクタ領域１２はコレクタ電極１２ａを介して
接地されており（第３図参照）、ゲート電圧制限ダイオ
ードのアノード領域として作用する。なお、１３はシリ
コン酸化膜で、１４はＬＯＣＯ３（ロコス）である。本
実施例の場合、 ｎ−型エピタキシャル層１０の不純物
濃度は１．５ｘｌＯｔｓで、エミッタ領域１１及びコレ
クタ領域１２の不純物濃度は５，０ＸＩＯ”であり、ベ
ース開放のコレクタ・エミッタ耐圧はＢＶｃｔｏ：ＩＯ
Ｖである。
接地されており（第３図参照）、ゲート電圧制限ダイオ
ードのアノード領域として作用する。なお、１３はシリ
コン酸化膜で、１４はＬＯＣＯ３（ロコス）である。本
実施例の場合、 ｎ−型エピタキシャル層１０の不純物
濃度は１．５ｘｌＯｔｓで、エミッタ領域１１及びコレ
クタ領域１２の不純物濃度は５，０ＸＩＯ”であり、ベ
ース開放のコレクタ・エミッタ耐圧はＢＶｃｔｏ：ＩＯ
Ｖである。
第３図は、本実施例の回路構成図で、ｐはゲート電圧制
限ダイオードとして機能するベース開放の横型ＰＮＰ
）ランジスタを示し、エミッタＥはゲート電極Ｇに接続
され、コレクタＣは接地されている。
限ダイオードとして機能するベース開放の横型ＰＮＰ
）ランジスタを示し、エミッタＥはゲート電極Ｇに接続
され、コレクタＣは接地されている。
このように、電圧制限ダイオードとしてベース開放の横
型ＰＮＰ ）ランジスタｐがｎ−型エピタキシャル層ｌ
Ｏ内に形成されているため、そのコレクタ・エミッタ耐
圧ＢＶＣ！◎がゲート酸化膜破壊電圧ＶＩＯより小さい
。このため、ゲート電圧を常に破壊電圧ｖ０より低く抑
えることができ、ゲート破壊を防止することができる。
型ＰＮＰ ）ランジスタｐがｎ−型エピタキシャル層ｌ
Ｏ内に形成されているため、そのコレクタ・エミッタ耐
圧ＢＶＣ！◎がゲート酸化膜破壊電圧ＶＩＯより小さい
。このため、ゲート電圧を常に破壊電圧ｖ０より低く抑
えることができ、ゲート破壊を防止することができる。
また、横型ＰＮＰトランジスタｐをゲート電圧制限ダイ
オードとして用いたため、 ｐ＋型のエミッタ領域１１
とコレクタ領域１２の形成は絶縁ゲート電界効果トラン
ジスタの製造プロセスと同時に行われるので、デバイス
特性が影響されず、新たな工程やマスクの追加もなく、
またエミッタ領域１１とコレクタ領域１２との間隔を特
段狭くする必要もない。更に、従来のようなｐ−型拡散
層５（第６図参照）を形成せずに、ｎ−型エピタキシャ
ル層の画成領域１０の全領域を利用できるので、単一画
成領域１０内に複数の横型ＰＮＰ ）ランジスタ即ちゲ
ート電圧制限ダイオードを形成できる。このため、チッ
プ面積の縮小化又は高密度集積化を図ることができる。
オードとして用いたため、 ｐ＋型のエミッタ領域１１
とコレクタ領域１２の形成は絶縁ゲート電界効果トラン
ジスタの製造プロセスと同時に行われるので、デバイス
特性が影響されず、新たな工程やマスクの追加もなく、
またエミッタ領域１１とコレクタ領域１２との間隔を特
段狭くする必要もない。更に、従来のようなｐ−型拡散
層５（第６図参照）を形成せずに、ｎ−型エピタキシャ
ル層の画成領域１０の全領域を利用できるので、単一画
成領域１０内に複数の横型ＰＮＰ ）ランジスタ即ちゲ
ート電圧制限ダイオードを形成できる。このため、チッ
プ面積の縮小化又は高密度集積化を図ることができる。
以上説明したように、本発明に係る入力保護回路を備え
たＭＯＳＦＥＴは、人力保護回路のゲート電圧制限ダイ
オードとして横型トランジスタのエミッタ／コレクタ・
ダイオードをエピタキシャル層の画成領域に形成したも
のであるから、次の効果を奏する。
たＭＯＳＦＥＴは、人力保護回路のゲート電圧制限ダイ
オードとして横型トランジスタのエミッタ／コレクタ・
ダイオードをエピタキシャル層の画成領域に形成したも
のであるから、次の効果を奏する。
■従来に比し低いブレイクダウン電圧を持つゲート電圧
制限ダイオードが実現されるから、ゲート電圧をゲート
酸化膜破壊電圧より常に低く抑えることができ、ゲート
酸化膜の薄膜化に伴うゲート破壊を有効的に防止できる
。
制限ダイオードが実現されるから、ゲート電圧をゲート
酸化膜破壊電圧より常に低く抑えることができ、ゲート
酸化膜の薄膜化に伴うゲート破壊を有効的に防止できる
。
■絶縁ゲート電界効果型トランジスタの形成プロセスと
同時にゲート電圧制限ダイオードを作り込むことが可能
であるから、絶縁ゲート電界効果型トランジスタ自体の
特性が損われず、また新たな工程やマスクの増加を必要
とせず、しかもエミッタ領域とコレクタ領域との間隔を
特に狭く微細化する必要もない。
同時にゲート電圧制限ダイオードを作り込むことが可能
であるから、絶縁ゲート電界効果型トランジスタ自体の
特性が損われず、また新たな工程やマスクの増加を必要
とせず、しかもエミッタ領域とコレクタ領域との間隔を
特に狭く微細化する必要もない。
■更に、エピタキシャル層の画成領域全体を横型トラン
ジスタの作成に利用できるから、同一画成領域内に複数
のゲート電圧制限ダイオードを形成でき、チップ面積縮
小化又は高密度集積化の利点がある。
ジスタの作成に利用できるから、同一画成領域内に複数
のゲート電圧制限ダイオードを形成でき、チップ面積縮
小化又は高密度集積化の利点がある。
第１図は本発明の一実施例の半導体構造を示す平面図で
ある。 第２図は第１図中の■−■線で切断した状態を示す切断
矢視図である。 第３図は同実施例の回路構成図である。 第４図は従来の入力保護回路を備えたＭＯＳＦＥＴの一
例を示す回路構成図である。 第５図は同従来例の半導体構造を示す平面図である。 第６図は第５図中のＶｌ−Ｖｌ線で切断した状態を示す
切断矢視図である。 ｌ ｐ型基板、２ｎ＋型埋込層、 ３ アイソレイショ
ン、１Ｏｎ−型エピタキシャル層の画成領域、ｌｌｐ＋
型のエミッタ領域（ゲート電圧制限ダイオードのカソー
ド領域） 、１１ａ エミッタ電極、１２・ｐ＋型のコ
レクタ領域（ゲート電圧制限ダイオードのアノード領域
）、１２ａ コレクタ電極、ｐ ベース開放の横型
ＰＮ’Ｐ）ランジスタ（ゲート電圧制限ダイオード）、
Ｍ −ＭＯＳ Ｆ Ｅ Ｔ、 Ｒ第 図 第 図
ある。 第２図は第１図中の■−■線で切断した状態を示す切断
矢視図である。 第３図は同実施例の回路構成図である。 第４図は従来の入力保護回路を備えたＭＯＳＦＥＴの一
例を示す回路構成図である。 第５図は同従来例の半導体構造を示す平面図である。 第６図は第５図中のＶｌ−Ｖｌ線で切断した状態を示す
切断矢視図である。 ｌ ｐ型基板、２ｎ＋型埋込層、 ３ アイソレイショ
ン、１Ｏｎ−型エピタキシャル層の画成領域、ｌｌｐ＋
型のエミッタ領域（ゲート電圧制限ダイオードのカソー
ド領域） 、１１ａ エミッタ電極、１２・ｐ＋型のコ
レクタ領域（ゲート電圧制限ダイオードのアノード領域
）、１２ａ コレクタ電極、ｐ ベース開放の横型
ＰＮ’Ｐ）ランジスタ（ゲート電圧制限ダイオード）、
Ｍ −ＭＯＳ Ｆ Ｅ Ｔ、 Ｒ第 図 第 図
Claims (1)
- 【特許請求の範囲】 １）第１導電型基板上に第２導電型埋込層を挟んで形成
された第２導電型エピタキシャル層をアイソレイション
で分離画成した画成領域を有し、該画成領域内に作り込
まれた絶縁ゲート電界効果トランジスタと、他の画成領
域内に作り込まれたゲート電圧制限ダイオードと、入力
電極と該絶縁ゲート電界効果トランジスタのゲート電極
との間に接続された電流制限抵抗とを合む入力保護回路
を備えたＭＯＳＦＥＴにおいて、 該ゲート電圧制限ダイオードは横型トランジスタのエミ
ッタ／コレクタ・ダイオードであることを特徴とする入
力保護回路を備えたＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3558089A JPH02214164A (ja) | 1989-02-15 | 1989-02-15 | 入力保護回路を備えたｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3558089A JPH02214164A (ja) | 1989-02-15 | 1989-02-15 | 入力保護回路を備えたｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214164A true JPH02214164A (ja) | 1990-08-27 |
Family
ID=12445709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3558089A Pending JPH02214164A (ja) | 1989-02-15 | 1989-02-15 | 入力保護回路を備えたｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214164A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212618A (en) * | 1990-05-03 | 1993-05-18 | Linear Technology Corporation | Electrostatic discharge clamp using vertical NPN transistor |
| US5293057A (en) * | 1992-08-14 | 1994-03-08 | Micron Technology, Inc. | Electrostatic discharge protection circuit for semiconductor device |
| JP2011142242A (ja) * | 2010-01-08 | 2011-07-21 | Panasonic Corp | Ｅｓｄ保護素子、半導体装置およびプラズマディスプレイ装置 |
-
1989
- 1989-02-15 JP JP3558089A patent/JPH02214164A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212618A (en) * | 1990-05-03 | 1993-05-18 | Linear Technology Corporation | Electrostatic discharge clamp using vertical NPN transistor |
| US5293057A (en) * | 1992-08-14 | 1994-03-08 | Micron Technology, Inc. | Electrostatic discharge protection circuit for semiconductor device |
| USRE36024E (en) * | 1992-08-14 | 1999-01-05 | Micron Technology, Inc. | Electrostatic discharge protection circuit for semiconductor device |
| JP2011142242A (ja) * | 2010-01-08 | 2011-07-21 | Panasonic Corp | Ｅｓｄ保護素子、半導体装置およびプラズマディスプレイ装置 |
| US8823106B2 (en) | 2010-01-08 | 2014-09-02 | Panasonic Corporation | ESD protective element and plasma display including the ESD protective element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6359545B2 (ja) | ||
| JPH01102955A (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| JPH03214666A (ja) | 電荷転送デバイスを含む半導体装置およびその製造方法 | |
| JPS61296770A (ja) | 絶縁ゲ−ト電界効果型半導体装置 | |
| JPH02214164A (ja) | 入力保護回路を備えたｍｏｓｆｅｔ | |
| JPH03129764A (ja) | 半導体装置 | |
| JP2825038B2 (ja) | 半導体装置 | |
| JPH02238668A (ja) | 半導体装置 | |
| JPH07142731A (ja) | パワーデバイスおよびそれを形成するための方法 | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JP3217484B2 (ja) | 高耐圧半導体装置 | |
| JPS6359262B2 (ja) | ||
| JPS6394667A (ja) | 半導体集積回路 | |
| JPS61207051A (ja) | 半導体装置 | |
| JPH0837299A (ja) | 半導体集積回路の保護回路 | |
| JPH0453169A (ja) | 半導体保護装置 | |
| JPH02283070A (ja) | 入力保護回路を備えた半導体集積回路装置 | |
| JPH03178160A (ja) | 電界効果トランジスタ | |
| JPH0766965B2 (ja) | 半導体装置とその製造方法 | |
| JPH07130838A (ja) | 半導体装置 | |
| JPH07202225A (ja) | 半導体装置 | |
| JPS63200560A (ja) | Ｃｍｏｓ型半導体装置 | |
| JPH07211911A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPS628571A (ja) | 半導体装置 | |
| JPS632365A (ja) | 半導体集積回路の製造方法 |