JPH07176186A

JPH07176186A - ダイナミックランダムアクセスメモリおよびそのリフレッシュ方法

Info

Publication number: JPH07176186A
Application number: JP6270498A
Authority: JP
Inventors: Michael C Parris; シー．パリスマイケル
Original assignee: Nippon Steel Semiconductor Corp; United Memories Inc
Current assignee: UMC Japan Co Ltd; United Memories Inc
Priority date: 1993-10-12
Filing date: 1994-10-07
Publication date: 1995-07-14
Also published as: DE69424014T2; EP0647945A3; KR950012463A; US5430680A; EP0647945B1; EP0647945A2; DE69424014D1; KR100257047B1

Abstract

(57)【要約】【目的】ＤＲＡＭのリフレッシュを高速化し、制御の
複雑さをなくす。【構成】ＤＲＡＭ１００は、ロウ・カラムに配列され
たメモリセル１１２、センスアンプ１１０、ＬＰ／ＬＮ
生成回路１２４、ＲＡＳバッファ１０２、リフレッシュ
カウンタ１０６、アドレスバッファ１０４、ロウデコー
ダ１０８、短絡クロックを生成するプリチャージ回路１
２０、およびリフレッシュサイクルの完了を表すリスト
ア終了（ＲＦ）信号を出力するリストア回路１２６を有
する。バーストリフレッシュモードエントリ回路１４０
はバーストリフレッシュモードに入るための所定の条件
を検出し、第２の自動リフレッシュバーストリフレッシ
ュモード回路１３２はＲＡＳバッファ１０２に新たな内
部／ＲＡＳ信号を生成させる。バーストリフレッシュモ
ード論理回路１３４はリフレッシュされたロウの数をカ
ウントする。システムはリストア終了信号に応答しリフ
レッシュを自動的に行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）およびそのリフレッシュ方
法に係り、特に外部からの制御によらずに高速リフレッ
シュが可能なバーストリフレッシュモードを有するダイ
ナミックランダムアクセスメモリおよびそのリフレッシ
ュ方法に関する。

【０００２】

【従来の技術】ＤＲＡＭには、データをキャパシタに記
憶するメモリ記憶セルが含まれている。これらのキャパ
シタの充電または非充電状態は、論理“１”または
“０”を表すのに用いられる。キャパシタでは、ある期
間（通常は数ミリ秒）にわたってそのチャージがリーク
するため、それらが表すデータ状態を定期的にリフレッ
シュあるいはリストアしなければならない。

【０００３】ＤＲＡＭは、ロウ(row；行) およびカラム
(column ；列）を構成する１または数個のメモリセルア
レイもしくはサブアレイから作られている（ロウおよび
カラムはそれぞれワード線およびビット線に対応す
る）。あるアクティブ（活性）サイクル中に１つのロウ
が選択されると、そのロウに沿ったすべてのセルが読み
出されてリストアされる。アクティブサイクルとは、メ
モリセルがたとえば読み出し（リード）、書き込み（ラ
イト）、あるいはリフレッシュのためにワード線により
アクセスされる期間のことである。そして、次にプリチ
ャージサイクル（これはアクセスサイクルの一部ではな
い）が実行され、メモリアレイは次のアクセスサイクル
に入るための準備状態となる。

【０００４】アレイ全体のリフレッシュは１つのアクテ
ィブサイクル中に行われるが、そのためには、通常ロウ
を選択するだけでよい。あるロウに沿ったメモリセル、
すなわちロウの各部分を構成するキャパシタは、すべ
て、そのロウのアドレスが指定されたときにリフレッシ
ュされる（すなわち、リフレッシュ中はすべてのカラム
が動作状態となる。）。ロウの選択は、ロウアドレスス
トローブ信号（“ＲＡＳ”）を用いてロウアドレスのす
べてにわたって循環的に行われるか、あるいは何らかの
標準的なリード／ライトサイクルによって行われる。た
とえば、ロウアドレスストローブ前カラムアドレススト
ローブ（ＣＡＳビフォアＲＡＳ，すなわち“ＣＢＲ”）
を循環的に行うことで、リフレッシュカウンタから内部
的にロウアドレスが与えられ、これにより各ロウが選択
されてリフレッシュされる。

【０００５】外部信号／ＲＡＳ（“／”はローレベルで
アクティブな信号であることを示す。また、／ＲＡＳの
ような表記をＲＡＳＢ、あるいは図においてはＲＡＳの
上にバー“−”を付して表す場合もある。）は、システ
ムから供給されメモリパッケージの外部から入力される
が、この信号は、通常、ＤＲＡＭの多くの機能を制御す
るのに用いられる。その使用法の１つに、他のタイプの
チップでよく使用されるチップセレクト信号と類似した
使用法がある。外部信号／ＲＡＳが十分長い時間ローレ
ベルとなっている場合に、すべてのアクティブサイクル
クロックは正しいシーケンスで動作し、これが終了する
と、次にユーザコマンド（たとえば、／ＣＡＳを変化さ
せて新たなデータの読み出し・書き込みを行うコマンド
や、／ＲＡＳをハイレベルにしてプリチャージに戻るコ
マンド等）を待つのである。

【０００６】図９（ａ）〜（ｋ）は、従来のＤＲＡＭの
アクティブサイクルを表したものである。このアクティ
ブサイクルという事象は、外部信号／ＲＡＳ（図９
（ａ）参照）の立ち下がりエッジで開始する。あるリフ
レッシュアクティブサイクルに対して、外部信号／ＲＡ
Ｓの立ち下がりエッジによって内部信号／ＲＡＳ′が起
動する（図９（ａ），（ｂ））。内部信号／ＲＡＳ′
は、メモリ部の内部機能を制御するメイン制御信号であ
り、アクティブローとして描かれている。

【０００７】／ＲＡＳ′の立ち下がりエッジによって内
部アドレス信号ＡＤＤが起動し、これによってプリチャ
ージクロック信号φ_Pおよび短絡クロック信号φ_SHが起
動する（図９（ｂ），（ｃ），（ｅ），（ｆ））。外部
あるいは内部カウンタから与えられたアドレスは、内部
アドレス信号ＡＤＤ（図９（ｃ））によって、メモリの
メモリロウデコーダ(memory row decorder) に入力され
る。プリチャージクロック信号φ_Pは、メモリデバイス
のプリチャージ機能の起動に用いられる１または複数の
プリチャージクロックを表している。図９（ｅ）に示す
ように、プリチャージクロック信号φ_Pはアクティブハ
イの信号である。すなわち、φ_Pがハイレベルのときに
メモリ回路はプリチャージされる。短絡クロック信号φ
_SHは、プリチャージ中にビット線を短絡するのに用いら
れる。ビット線は、メモリセルが選択されたときにメモ
リセルからの微小なチャージを検出できるように、互い
に短絡されている。短絡クロック信号φ_SHは、図９
（ｆ）に示すように、アクティブハイの信号である。す
なわち、φ_SHがハイレベルのときにビット線は短絡され
る。

【０００８】内部アドレス信号ＡＤＤは、図９（ｃ），
（ｄ）に示すように、ワード線信号ＷＬを起動する。本
来、ワード線信号ＷＬは、内部アドレス信号ＡＤＤによ
ってロウデコーダに与えられるアドレスをデコードして
生成されるものである。ＷＬは、メモリセルアレイ（た
とえば、代表的な４メガのＤＲＡＭについてみると、こ
れは１０２４ロウ×４０９６カラムで構成される）の多
数のワード線すなわちロウの１つを示すものである。ワ
ード線信号ＷＬは、センスクロック信号φ_Sを起動する
（図９（ｄ），（ｇ））。センスクロック信号φ_Sは、
メモリのセンスアンプを、対応するビット線の読み出し
ができる状態にさせるのに用いられる１またはそれ以上
のセンスクロック信号を表す。

【０００９】図９（ｇ）〜（ｉ）に示すように、センス
クロック信号φ_Sは、ラッチ信号ＬＮおよびラッチ信号
ＬＰを起動する。これらのうち、前者はロー、後者はハ
イでアクティブ状態となる信号である。ラッチ信号ＬＮ
およびＬＰは、ビット線センスアンプを制御するセンス
アンプ駆動信号である。センスアンプがラッチすると、
それに接続された各ビット線は、そのビット線の電圧
（すなわち、２つのビット線間の電圧差）に応じてハイ
またはローとなる。ＬＰおよびＬＮをハイまたはロウに
することによって、図９（ｈ）〜（ｊ）に示すように、
ビット線上にある論理値（これらは再度メモリセルにフ
ルレベルをリストアする）がラッチされる。

【００１０】通常、ラッチ信号が予め定められたレベル
に達すると、リストア終了信号ＲＦが起動される。この
時点で、メモリアレイは、プリチャージサイクルに入る
準備が整った状態となる。

【００１１】プリチャージサイクルは、外部信号／ＲＡ
Ｓがローレベルの状態である限り開始しない。ユーザま
たはシステムが外部信号／ＲＡＳをハイレベルにする
と、信号ＲＦがハイレベルならばプリチャージサイクル
が開始する。このプリチャージサイクルは、外部信号／
ＲＡＳが十分長くハイレベルに保持されると、自ずから
終了する。図９（ａ）〜（ｋ）の右側部分は、従来のＤ
ＲＡＭのプリチャージサイクルのタイミングシーケンス
を表している。外部信号／ＲＡＳは、内部信号／ＲＡ
Ｓ′を非アクティブ状態にさせる（図９（ａ）および
（ｂ））。図９（ｂ），（ｃ）および（ｅ）に示すよう
に、内部信号／ＲＡＳ′は、内部アドレス信号ＡＤＤを
非アクティブ状態にさせるとともに、プリチャージクロ
ック信号φ_Pをアクティブ状態にさせる。プリチャージ
クロック信号φ_Pは、ワード線信号ＷＬを非アクティブ
状態にさせる（図９（ｄ）および（ｅ））。

【００１２】図９（ｄ）および（ｆ）は、ワード線信号
ＷＬが短絡クロック信号φ_SHをアクティブ状態にさせる
とともに、センスクロック信号φ_Sを非アクティブ状態
にさせる様子を表している。短絡クロック信号φ_SHは、
図９（ｆ）および（ｈ）〜（ｊ）に示すように、ラッチ
信号ＬＮおよびＬＰを非アクティブ状態にさせるととも
に、ビット線・ビット線バー信号ＢＬ／ＢＬＢをプリチ
ャージ状態にさせる。ビット線・ビット線バー信号ＢＬ
／ＢＬＢは通常、ＶＣＣ／２（ＶＣＣは電源電圧）程度
である。

【００１３】図９（ａ）〜（ｋ）は、１つのロウアドレ
スをリフレッシュおよびプリチャージする場合の１サイ
クルを表している。ここで重要なことは、外部信号／Ｒ
ＡＳはユーザまたはシステムによって制御されるという
点である。１つのロウがアクセスされ、リストアされた
後、ユーザまたはシステムは外部信号／ＲＡＳの状態を
変更しなければならない。外部信号／ＲＡＳが変化する
と、プリチャージサイクルが起動する。プリチャージサ
イクルが終了すると、メモリは、ユーザまたはシステム
が他のアクティブサイクルを開始するために外部信号／
ＲＡＳを変更するまで待機する。

【００１４】従来のＤＲＡＭでは、ＲＡＳがいかに素早
く循環または変化するかを示すときにタイムマージン
（余裕時間）を付加している。すなわち、外部信号／Ｒ
ＡＳについては、最悪ケースの動作条件に対して最小限
のハイまたはローの時間が定められている。公称あるい
は通常の動作条件においては、タイムマージンは無駄と
なる。内部的に、メモリはより高速で動作しているから
である。もし、メモリが、（少なくともリフレッシュの
目的で）アクティブサイクルが終了すると自動的にプリ
チャージに入り、次いでプリチャージが終了するとアク
ティブサイクルに入るようになっていれば、上記のタイ
ムマージンを省くことができる。このことは、任意の動
作電圧および温度において、サイクルタイムを小さくす
るのに資するものである。

【００１５】従来のＤＲＡＭは、メモリチップの１部分
でないメモリ制御デバイスによって駆動され制御される
ようになっている。このようなデバイスは、読み出し、
書き込みおよびリフレッシュ等のメモリ機能を制御す
る。メモリ制御デバイスは、通常、ＤＲＡＭのリフレッ
シュ動作という機能を備えているため極めて複雑となっ
ている。メモリ部がＣＡＳビフォアＲＡＳリフレッシン
グを用いている場合には、メモリ制御部は、リフレッシ
ュすべき各ロウに対して、カラムアドレスストローブお
よびロウアドレスストローブを供給しなければならな
い。４メガビットメモリアレイでは、メモリ制御部はメ
モリ全体のリフレッシュのためにＲＡＳの前にＣＡＳを
１０２４回供給しなければならない。

【００１６】マリック（Ｍａｌｉｋ）とセリオ（Ｃｅｌ
ｉｏ）の先行特許（米国特許４，５０３，５２５，タイ
トル“ＣＯＭＭＯＮＣＩＲＣＵＩＴＦＯＲＤＹＮ
ＡＭＩＣＲＥＦＲＥＳＨＡＮＤＳＹＳＴＥＭＣＬ
ＯＣＫＦＵＮＣＴＩＯＮ）では、メモリはＲＡＭコン
トローラによって制御される。この特許では、（ＲＡＭ
およびＲＡＭコントローラの外部の）専用のシステムク
ロックを、時刻カウンタとしての基本的使用法に加え、
ＲＡＭのリフレッシュ動作の制御に用いる必要がある。

【００１７】また、ＲＡＭチップ上に配置したカウンタ
を用いてリフレッシュを行うことも知られている。たと
えば、あるＤＲＡＭはバッテリーバックアップモードを
有し、ここでリフレッシュカウンタは、ＤＲＡＭのリフ
レッシュのためのロウアドレスを指定するプロセスに使
用され、低電力で動作するようになっている。このよう
なシステムは、高速動作を目的とするというより、電力
の節約を目的としている。たとえば、小西等による“Ａ
３８ｎｓ４ＭｂＤＲＡＭｗｉｔｈａＢａｔｔ
ｅｒｙＢａｃｋ−ｕｐ（ＢＢＵ）Ｍｏｄｅ，”ＩＳ
ＳＣＣ９０ｐｐ．２３０における以下の部分を参照され
たい（“ＢＢＵモードは一種の自己リフレッシュモード
であり、……結局、すべてのメモリセルはＢＢＵモード
において２５６ｍｓｅｃ当たり４０９６サイクル以内に
リフレッシュされる。”）。

【００１８】

【発明が解決しようとする課題】このように、従来のＤ
ＲＡＭでは、メモリチップの外部のメモリ制御デバイス
によって駆動され制御されるようになっており、リフレ
ッシュすべき各ロウに対して、カラムアドレスストロー
ブおよびロウアドレスストローブを供給しなければなら
ない。したがって、これらの外部信号について、最悪ケ
ースの動作条件を考慮してタイムマージンを設ける必要
があり、高速なリフレッシュ動作が困難であった。さら
に、特に、メモリの大容量化に伴い、外部のメモリ制御
ＤＲＡＭによる制御では、メモリ全体のリフレッシュの
ための制御が複雑になるという問題があった。

【００１９】本発明はかかる問題点に鑑みてなされたも
ので、その第１の目的はＤＲＡＭのリフレッシュ動作の
複雑さを解消することにある。

【００２０】また、本発明の第２の目的は、リフレッシ
ュ動作に必要な時間を削減することにより、一般のコン
ピュータシステムにとってより利用しやすいＤＲＡＭを
提供することにある。

【００２１】本発明の第３の目的は、所定のＤＲＡＭ内
のデータをできるだけ短い時間でリフレッシュすること
ができるように“バースト・リフレッシュ・モード”
（ＢＲＭ）と呼ぶ所の動作を創設することにある。

【００２２】本発明の第４の目的は、多くのユーザがデ
ータをリストアする場合に用いているＣＡＳビフォアＲ
ＡＳサイクルを、より少ない回数で行い、あるいはサイ
クル時間をより高速化すること、あるいはその双方を可
能とし、当該技術分野でいう所の“リフレッシュ・オー
バヘッド”をより少なくすることにある。

【００２３】

【課題を解決するための手段】請求項１記載のダイナミ
ックランダムアクセスメモリのリフレッシュ方法は、時
々リフレッシュが必要なメモリセルからなる複数のロウ
を含み、アクティブサイクルおよびプリチャージからな
る一連のシーケンスに従って動作するメモリ回路のリフ
レッシュ方法であって、バーストリフレッシュモードに
入るステップと、アクティブサイクルを自動的に実行す
るステップと、プリチャージサイクルのアクティブ化と
次のアクティブサイクルの開始とを自動的に行うステッ
プと、内部カウンタからリフレッシュに用いるアドレス
を与えるステップと、を含んでいる。

【００２４】このリフレッシュ方法では、バーストリフ
レッシュモードに入ると、内部カウンタから与えられる
アドレスに基づき、アクティブサイクルが自動的に実行
されると共に、プリチャージサイクルのアクティブ化お
よび次のアクティブサイクルの開始が自動的に行われ
る。

【００２５】請求項２記載のダイナミックランダムアク
セスメモリのリフレッシュ方法は、請求項１において、
前記内部カウンタからアドレスを与えるステップが、さ
らに、メモリの通常の動作モードの場合よりも多くのリ
フレッシュ対象ロウを選択するための可変ロウ選択機能
を用いるステップを有し、各サイクルにおいて、通常の
モードで普通にリフレッシュされるロウよりも多くのロ
ウがリフレッシュされることを特徴としている。

【００２６】このリフレッシュ方法では、１つのアクテ
ィブサイクル中にアクセスされるアドレス数を増やすこ
とによって、供給されるアドレス数を減らすことがで
き、これによって、さらに、メモリデバイスのリフレッ
シュに必要な回数が少なくなる。

【００２７】請求項３記載のダイナミックランダムアク
セスメモリのリフレッシュ方法は、請求項１において、
前記バーストリフレッシュモードに入るステップが、前
記メモリ回路への１またはそれ以上の入力に関する１組
の所定の条件を検出するステップを含むことを特徴とし
ている。

【００２８】このリフレッシュ方法では、メモリ回路へ
の１または複数の入力が所定の条件を満たすときに、Ｄ
ＲＡＭがバーストリフレッシュモードに入ることとな
る。

【００２９】請求項４記載のダイナミックランダムアク
セスメモリのリフレッシュ方法は、請求項３において、
前記検出ステップが、前記所定の条件を検出するステッ
プを含むものであることを特徴としている。

【００３０】このリフレッシュ方法では、メモリ回路へ
のアドレスビット、カラムアドレス信号およびライトイ
ネーブル信号が所定の条件を満たすときに、ＤＲＡＭが
バーストリフレッシュモードに入ることとなる。

【００３１】請求項５記載のダイナミックランダムアク
セスメモリのリフレッシュ方法は、請求項１において、
前記アクティブサイクルを自動的に行うステップは、前
記のセンシングの動作で用いられる電気信号の条件を検
出しこれが前記所定の条件を満たすか否かを決定するス
テップを含むことを特徴としている。

【００３２】請求項６記載のダイナミックランダムアク
セスメモリのリフレッシュ方法は、請求項５において、
前記メモリがメモリのセンスアンプをラッチするための
ラッチ信号を使用し、前記条件が前記ラッチ信号の電圧
レベルであることを特徴としている。

【００３３】請求項７記載のダイナミックランダムアク
セスメモリのリフレッシュ方法は、請求項６において、
前記ラッチ信号がラッチＰ信号であることを特徴として
いる。

【００３４】請求項８記載のダイナミックランダムアク
セスメモリのリフレッシュ方法は、請求項１において、
前記プリチャージサイクルがクロック信号に関連して行
われ、前記プリチャージ信号自動実行ステップが前記ク
ロック信号に基づいて遅延を挿入するステップを含むこ
とを特徴としている。

【００３５】請求項９記載のダイナミックランダムアク
セスメモリのリフレッシュ方法は、請求項８において、
前記クロック信号が短絡クロック信号を含み、前記プリ
チャージ信号自動実行ステップが前記短絡クロック信号
を受信しそれに基づき遅延短絡クロック信号を出力する
ことを特徴としている。

【００３６】請求項１０記載のダイナミックランダムア
クセスメモリのリフレッシュ方法は、請求項１におい
て、メモリ回路の前記すべてのロウがリフレッシュされ
るようにすべくバーストリフレッシュモードサイクルの
数をカウントするステップを含むことを特徴としてい
る。

【００３７】このリフレッシュ方法では、バーストリフ
レッシュモードサイクルの数がカウントされ、ＤＲＡＭ
のすべてのロウのリフレッシュが保証される。

【００３８】請求項１１記載のダイナミックランダムア
クセスメモリのリフレッシュ方法は、集積回路メモリの
リフレッシュ方法であって、バーストリフレッシュモー
ドに入るための条件を検出するステップを含み、前記条
件が検出された場合に、自動リフレッシュ信号（ＡＲＥ
Ｆ）を生成するステップと、内部アドレス信号（ＡＤ
Ｄ）を内部的に生成しこの信号に基づき１またはそれ以
上のロウをリフレッシュするステップと、前記１または
それ以上のロウのリフレッシュがいつ完了したかを内部
的に検出するステップと、前記内部生成および内部検出
をメモリ全体がリフレッシュされるまで繰り返すステッ
プと、を含んでいる。

【００３９】このリフレッシュ方法では、バーストリフ
レッシュモードに入るための条件が検出されると、自動
リフレッシュ信号および内部アドレス信号が生成され、
内部アドレス信号に基づき１または複数のロウのリフレ
ッシュが行われると共に、その動作の完了の検出が逐次
行われる。そして、これらの動作はメモリ全体がリフレ
ッシュされるまで繰り返し行われる。

【００４０】請求項１２記載のダイナミックランダムア
クセスメモリのリフレッシュ方法は、請求項１１におい
て、前記繰り返しステップが、リフレッシュされたロウ
の数（カウント値）を表示しすべてのロウがリフレッシ
ュされたときに前記バーストリフレッシュモードを終了
するステップを含むことを特徴としている。

【００４１】このリフレッシュ方法では、リフレッシュ
されたロウのカウント値が表示され、すべてのロウがリ
フレッシュされたときにバーストリフレッシュモードを
終了する。

【００４２】請求項１３記載のダイナミックランダムア
クセスメモリのリフレッシュ方法は、請求項１２におい
て、前記表示ステップが、前記自動リフレッシュ信号が
生成された回数をカウントするステップを含むことを特
徴としている。

【００４３】請求項１４記載のダイナミックランダムア
クセスメモリのリフレッシュ方法は、集積回路メモリの
リフレッシュ方法であって、バーストリフレッシュモー
ドに入るステップと、バーストリフレッシュモード中、
同一の集積回路にアドレスを局所的に与え(deriving ad
dresses locally)、局所的に与えられたアドレスを用い
てリフレッシュ動作を行うステップと、前記バーストリ
フレッシュモード中、前記集積回路の入力ピンに与えら
れるアドレスを無視するステップと、を含んでいる。

【００４４】請求項１５記載のダイナミックランダムア
クセスメモリは、ロウおよびカラムとして配列された複
数のメモリセルと、複数のセンスアンプと、前記センス
アンプに接続されたドライバ回路と、第１の入力回路
（１０２）と、リフレッシュカウンタ回路（１０６）
と、前記第１の入力回路および前記リフレッシュカウン
タ回路に接続されたアドレスバッファ回路と、前記アド
レスバッファ回路に接続されたロウデコーダ回路と、プ
リチャージ回路と、前記センスアンプドライバ回路に接
続され、リフレッシュサイクルの完了を表示するリフレ
ッシュ終了信号（ＲＦ）を出力するリフレッシュ検出回
路（１２６）と、メモリ回路がバーストリフレッシュモ
ードに入るべきか否かを決定する際に有効に機能するバ
ーストリフレッシュモードエントリ回路（１４０）と、
前記バーストリフレッシュモードエントリ回路に応答し
て選択的に動作可能な回路であって、前記第１の入力回
路（１０２）に接続されると共に前記リフレッシュ検出
回路からのリフレッシュ終了信号（ＲＦ）を受信するよ
うに接続され、前記メモリ回路に、連続する前記リフレ
ッシュ終了信号（ＲＦ）に応じたリフレッシュ対象アド
レスを連続的に生成させるバーストリフレッシュモード
回路（１３２）と、を備えている。

【００４５】請求項１６記載のダイナミックランダムア
クセスメモリは、請求項１５において、前記バーストリ
フレッシュモード回路が、バーストリフレッシュモード
においてメモリ回路のすべてのロウがいつリフレッシュ
されたかを決定するためのカウント機能を提供するバー
ストリフレッシュモードロジック回路（１３４）を含む
ことを特徴としている。

【００４６】請求項１７記載のダイナミックランダムア
クセスメモリは、請求項１５において、さらに、前記プ
リチャージ回路によって作られたプリチャージクロック
信号を受信してそれに基づいて作った遅延信号をバース
トリフレッシュモード回路に供給する遅延回路を含むこ
とを特徴としている。

【００４７】以上のように、本発明は、メモリアレイの
リフレッシュに必要な全時間を削減するバーストリフレ
ッシュモード（“ＢＲＭ”）回路を提供するものであ
る。この発明は、ＤＲＡＭ、強誘電体(ferroelectric)
ＲＡＭ、およびその他の周期的リフレッシュを利用する
半導体ＲＡＭに適用される。本発明の好適な実施例にお
いては、後述するように、内部アドレスカウンタ、いく
つのアドレスがアクセスされたかをカウントするための
その他のカウンタ、およびメモリアレイのサイクルを自
動的に実行するのに用いられる検出回路を含む。内部ア
ドレスカウンタは、外部ピンからアドレスを供給する場
合よりも高速にアドレスをアドレスデコーダに供給する
のに用いられる。

【００４８】このようなバーストリフレッシュモード回
路の動作の新規かつ重要な特徴は、メモリ部とユーザま
たはシステムとのインタフェースを複雑化せずにメモリ
アレイのリフレッシュに必要な全時間を削減できる点に
ある。

【００４９】このような回路の他の重要な特徴は、所定
の（ホスト）コンピュータシステムのメモリコントロー
ラに必要な回路を少なくでき、メモリコントローラはよ
り少ない機能を提供するのみで足りる点にある。

【００５０】本発明は、メモリデバイスがそのプリチャ
ージサイクルを終了した後にバーストリフレッシュモー
ドに入るようにするための方法および装置を含むもので
あるが、これを実現するには多くの方法があり、本発明
は、以下に説明する具体的方法に制限されるものではな
い。

【００５１】まず、バーストリフレッシュモードに入る
ための第１の方法は、入力ピンの電圧変化に応答する回
路を設けるという方法である。たとえば、ユーザまたは
システムが、ある入力ピンの電圧を電源電圧ＶＣＣ以上
（たとえば１．５ＶＣＣ）に上げた場合に、回路がこれ
を命令として解釈し、最終のプリチャージサイクルの終
了後にバーストリフレッシュモードを開始するというも
のである。

【００５２】他の方法として、メモリパッケージの特別
のピンを用いて、メモリデバイスをバーストリフレッシ
ュモードに置くための信号を回路に入力するという方法
がある。たとえば、その回路は、そのピン信号を受信す
ると、最終のプリチャージサイクルの終了後にメモリデ
バイスをバーストリフレッシュモードに入らせることが
できる。

【００５３】バーストリフレッシュモードを開始するた
めの他の方法として、既存のパッケージピンから所定の
シーケンスの信号を入力するという方法もある。たとえ
ば、アクティブライトおよび出力イネーブル信号を、カ
ラムアドレスストローブ・ビフォア・ロウアドレススト
ローブ（“ＣＢＲ”）信号の前に入力する方法である。
ライトイネーブル信号の前にアクティブなアドレスビッ
トを入力するという方法もあるだろう。このライトイネ
ーブル信号は、ＣＢＲ信号の前に代わるがわる入力され
る。本発明の目的の範囲内で信号条件の選択を変更する
ことも可能である。

【００５４】本発明は、その目的および効果と共に、図
面に基づいてなされる以下の詳細な説明を参照すること
によって、より良く理解されるであろう。

【００５５】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。ブロック図

【００５６】図１は、本発明の好適な実施例におけるＤ
ＲＡＭの簡略なブロック図を表わしたものである。図１
は、後述する図８のタイミング図と共に参照するのがよ
い。まず、このＤＲＡＭの概要を説明する。

【００５７】このＤＲＡＭ１００は、ロウおよびカラム
に配列された揮発性のメモリセル１１２と、センスアン
プ１１０と、ラッチＰ／ラッチＮ生成回路１２４と、Ｒ
ＡＳバッファ１０２と、リフレッシュカウンタ１０６
と、アドレスバッファ１０４と、ロウデコーダ１０８
と、短絡クロックを生成するプリチャージ回路１２０
と、ラッチＰ／ラッチＮ生成回路１２４に接続されリフ
レッシュサイクルの完了を表すリストア終了（ＲＦ）信
号を出力するリストア（リフレッシュ）検出回路１２６
と、バーストリフレッシュモードに入るためのしかるべ
き条件を検出するバーストリフレッシュモードエントリ
回路１４０と、ＲＡＳバッファ１０２に作用して新たな
内部／ＲＡＳ信号を生成させる第２の自動リフレッシュ
バーストリフレッシュモード回路１３２と、リフレッシ
ュされたロウの数をカウントするためのカウンタを有す
るバーストリフレッシュモード論理回路１３４と、を備
えている。システムは、リストア終了信号ＲＦに応答し
てリフレッシュを自動的に行う。遅延回路１３０は、バ
ーストリフレッシュモードにおいて他のロウが自動的に
リフレッシュされる前に、プリチャージ信号φ_SHをわず
かに遅延させる。バッテリーバックアップモード回路
（図示せず）は部分的にディスエーブル状態になる。ラ
ッチＰ／ラッチＮ回路１２４はセンスアンプ１１０のド
ライバ回路に相当し、ＲＡＳバッファ１０２は第１の入
力回路に相当する。第２の自動リフレッシュバーストリ
フレッシュモード回路１３２は、ＲＡＳバッファ１０２
に作用して新たな内部／ＲＡＳ信号を生成させるバース
トリフレッシュモード回路に相当する。

【００５８】次に、図１の左上方から各部の説明を始め
る。ＲＡＳバッファ１０２は／ＲＡＳパッド(pad) １０
３からの入力を受け取り、内部信号／ＲＡＳ′を生成す
る。この信号の状態には、少なくとも３つの役割があ
る。まず１つは、ＲＡＳパッド１０３の極性である。次
の要素は、システムが自己リフレッシュモードにあるか
（この場合、ＲＡＳバッファ１０２は後述する第１の自
動リフレッシュバーストリフレッシュモード回路１３６
によって制御される）、あるいはバーストリフレッシュ
モードにあるか（この場合、自動リフレッシュ信号によ
り、後述する第２の自動リフレッシュバーストリフレッ
シュモード回路１３２によって制御される）、というこ
とである。

【００５９】ＲＡＳバッファ１０２は、１組のアドレス
バッファ１０４に／ＲＡＳ′信号を供給する。アドレス
バッファ１０４には、リフレッシュカウンタ１０６が接
続されている。リフレッシュカウンタ１０６は、リフレ
ッシュすべき実際のアドレスのアドレスビットを出力
し、これらのアドレスをアドレスバッファ１０４に転送
する。図１に信号ＲＡＩおよびその相補信号ＲＡＩＢを
示す。“ＲＡＩ”はＩ番目のリフレッシュアドレスを意
味する。ここで、通常の４メガＤＲＡＭにおいて、１０
個の実アドレスを作るべく０から９まで付番することに
する。２つの信号ＲＡＩおよびＲＡＩＢは、アドレスに
ついて、それぞれの複製となっている。４メガＤＲＡＭ
では、そのようなアドレスとリフレッシュカウンタの組
合せ（０から９まで付番される）が１０組ある。たとえ
ば、アドレスバッファ１０４への信号の立ち下がりエッ
ジで、４メガＤＲＡＭの１０個のリフレッシュカウンタ
のすべてが、リフレッシュすべき次のロウのロウアドレ
スを出力する。これは、１から２¹⁰（１０２４ロウ）ま
でのロウについて行われる。この場合、望ましくは個々
のビットのアドレスは指定せず、ロウアドレスだけを指
定する。

【００６０】１つのアドレスバッファ１０４の出力は１
組の内部アドレスＡＤＤであり、これは（複数の）ロウ
デコーダ１０８に入力される。ロウデコーダ１０８はア
ドレス情報からロウをデコードし、センスアンプに１つ
の出力信号ＷＬを供給して、図示のように１つのワード
線をアクティブにする。もちろん、大規模集積回路メモ
リには複数のセンスアンプ１１０が配置され、そのよう
な各センスアンプは通常、直接または選択的に参照番号
１１２で概略的に図示したメモリセルに接続されてい
る。代表として示した相補的なビット線対ＢＬおよびＢ
ＬＢはセンスアンプ１１０につながっている。

【００６１】本発明は、本発明者による「集積回路用ビ
ット選択回路」（１９９４年２月４日出願，特願平６−
３３１３９号明細書）に記述した発明と組み合せること
により、より完全な形で用いられる。これによれば、ロ
ウデコーダは２つ（またはそれ以上）のロウを同時にア
クセス可能である。同一のセンスアンプは２つの異なっ
たロウを同時にリードすることはないが、そのデバイス
のアーキテクチャは、異なったアレイに一時にアクセス
できるようになっている。

【００６２】ＲＡＳバッファ１０２からの／ＲＡＳ′信
号は、プリチャージ回路１２０へも入力される。プリチ
ャージ回路１２０には、他の入力として、アドレスバッ
ファ１０４からアドレス信号ＡＤＤが入力される。この
信号は、プリチャージ回路１２０に対し、ＲＡＭのその
部分またはブロックに関してプリチャージモードを抜け
る（プリチャージを終了する）ことができる旨を通知す
るものである。プリチャージ回路１２０は、次に、プリ
チャージクロック信号φ_Pをアクティブにすることでセ
ンスアンプの中のアレイを非短絡状態にし、センシング
を開始できる状態にする。

【００６３】プリチャージ回路１２０からのプリチャー
ジクロック信号φ_Pは、図１においてセンスクロック回
路１２２への入力として示されている。ワード線信号Ｗ
Ｌもセンスクロック回路１２２に入力され、これにより
センス信号φ_Sが出力されて、ラッチＰおよびラッチＮ
（ＬＰ／ＬＮ）生成回路１２４に入力される。

【００６４】キム・ハーディー（ＫｉｍＨａｒｄｅ
ｅ）による特開平６−２０３５６２号明細書および同じ
く彼による特開平６−２０８７８６号明細書を参照され
たい。ＬＰ／ＬＮ生成回路１２４からの出力ＬＮ（ラッ
チｎ）およびＬＰ（ラッチｐ）は、センスアンプ１１０
に対しその電源として入力される。すなわち、ラッチＰ
は、ＣＭＯＳセンスアンプのｐチャネルＦＥＴのソース
・ドレインパスに入力され、ラッチＮは対応するように
それのｎチャネルＦＥＴに入力される。ラッチＰおよび
ラッチＮはＬＰ／ＬＮ生成回路１２４によってアクティ
ブ（すなわちオン状態）にされ、これによりセンスアン
プ１１０はメモリセル１１２のセンスおよびリフレッシ
ュを行う。

【００６５】望ましくは、ラッチＰ信号は、リストア終
了信号ＲＦを出力するリストア回路１２６に入力され
る。この信号は、自動的にリストア動作の終了タイミン
グをとるのに用いられる。この回路は次のように動作す
る。すなわち、ラッチＰが十分ハイレベルになると、リ
ストア回路１２６は、ＲＦクロックを放つ（終了クロッ
クをリストアする）ことができることを検知し、その情
報を後述するバーストリフレッシュモードロジックに送
る。ラッチＰはセンスアンプをラッチするクロックであ
るため、リストア回路１２６は、リストアが終了したも
のと判断する。そして、センスアンプがラッチされる
と、そのレベルがセルに書き戻される。もしも、（ラッ
チＰの）そのレベルが十分ハイレベルであれば、（その
ロウに対する）リストアは終了したものとみなすことが
できる。

【００６６】リストア終了信号ＲＦは、プリチャージに
おいて／ＲＡＳ′をハイレベルにするようシステムに通
知すべく、図１の第１の自動リフレッシュバーストリフ
レッシュモード回路１３６および第２の自動リフレッシ
ュバーストリフレッシュモード回路１３２に入力され
る。前記のＬＰ／ＬＮ生成回路１２４は、短絡クロック
回路１２８から信号を受信する。この回路１２８への入
力には、アドレスバッファ１０４からのアドレス信号Ａ
ＤＤ、プリチャージ回路１２０からのプリチャージタイ
ミング信号φ_P、およびロウデコーダ１０８からのワー
ド線信号ＷＬが含まれている。短絡クロック回路１２８
は、クロックφ_Pが非アクティブ状態になって特定のメ
モリブロックの固有のアドレスが有効になったときに
“短絡”クロック信号φ_SHをオフするのに必要なロジッ
クとドライバとを備えている。短絡クロック回路１２８
はまた、ＷＬ入力のレベルを検出してφ_SHをオンさせる
制御を行う。“短絡”クロック信号φ_SHは、ＬＰ／ＬＮ
生成回路１２４、センスアンプ１１０、および遅延回路
１３０に入力される。

【００６７】遅延回路１３０は遅延短絡信号Ｄφ_SHを出
力し、図１に示す２つの自動リフレッシュバーストリフ
レッシュモード（“ＡＢＲＭ”）回路のうちの１つであ
る第２の自動リフレッシュバーストリフレッシュモード
回路１３２に入力する。もう一方のＡＢＲＭ回路は第１
の自動リフレッシュバーストリフレッシュモード回路１
３６である。遅延回路１３０は、ビット線とラッチクロ
ックとが均衡するよう調整する。短絡に長時間を要する
ような高い動作温度あるいは高い動作電圧の下では、回
路の遅延量は大きくなることに注意する必要がある。し
たがって、遅延によって、ＬＮおよびＬＰ線並びにビッ
ト線対をプリチャージするのに適切な時間が与えられ
る。第２の自動リフレッシュバーストリフレッシュモー
ド回路１３２は、さらにいくつかの入力信号を受信す
る。すなわち、バーストリフレッシュモード論理回路１
３４からの信号、リストア回路１２６からのリストア終
了信号ＲＦ、およびバッテリーバックアップ信号ＢＢＵ
Ｍである。第２の自動リフレッシュバーストリフレッシ
ュモード回路１３２は、自動リフレッシュ信号ＡＲＥＦ
（場合によってＡＵＴＯＲＥＦとも記述する）をＲＡ
Ｓ回路１０２およびバーストリフレッシュモード論理回
路１３４に供給する。バーストリフレッシュモード論理
回路１３４からのバーストリフレッシュモードバー信号
ＢＲＭＢは、第２の自動リフレッシュバーストリフレッ
シュモード回路１３２をアクティブ状態にさせる。

【００６８】第１の自動リフレッシュバーストリフレッ
シュモード回路１３６は、第２の自動リフレッシュバー
ストリフレッシュモード回路１３２と同様に自動リフレ
ッシュ信号ＡＲＥＦを生成するばかりでなく、ＲＡＳバ
ッファ１０２からのＲＥＳＥＴ信号、トグル信号ＴＯ
Ｇ、バッテリーバックアップ信号ＢＢＵＭ、およびリス
トア回路１２６からのリストア終了信号ＲＦを受信す
る。ＢＢＵＭ信号は、第１の自動リフレッシュバースト
リフレッシュモード回路１３６がＡＲＥＦを出力するの
を可能にする一方、第２の自動リフレッシュバーストリ
フレッシュモード１３２がＡＲＥＦを出力するのを不可
能にする。こうして、図示した実施例において、第２の
自動リフレッシュバーストリフレッシュモード回路回路
１３２および第１の自動リフレッシュバーストリフレッ
シュモード回路１３６はいずれも、適当な条件が与えら
れれば、別々に自動リフレッシュ信号ＡＲＥＦを生成可
能であることが判るであろう。そのような信号は、バッ
テリーバックアップモード（ＢＢＵモード）またはバー
ストリフレッシュモード（ＢＲＭモード）において与え
られ得る。後述する図４および図５に示すように、いか
なる場合においても２つの回路（第１および第２の自動
リフレッシュバーストリフレッシュモード回路１３６，
１３２）のうちただ１つだけがＡＲＥＦを生成できるよ
うにすることが望ましい。

【００６９】図１の下方にはバーストリフレッシュモー
ドエントリ回路１４０が示されている。この回路は“Ｃ
ＡＳバッファボトム”（ＣＢＦＢ）回路１４２からの信
号ＣＡＳＢと、“ライトバッファボトム”（ＷＢＦＢ）
回路１４４からの信号ＷＥＢとを受信する。ここに、
“ボトム”はチップの物理的底部を意味するが、これは
本発明にとっては特に重要な意味を持たない。バースト
リフレッシュモードエントリ回路１４０は、さらにＡ０
アドレスパッド１４７からのアドレス信号Ａ０を受け
る。ＣＢＦＢ回路１４２は、／ＣＡＳパッド１４３から
の入力を受ける。ＷＢＦＢ回路１４４は、ライトイネー
ブル（／ＷＥ）パッド１４５からの入力を受ける。ＣＢ
ＦＢ回路１４２は信号ＣＡＳＢを出力し、ＷＢＦＢ回路
１４４は信号ＷＥＢを生成する。これらは、バーストリ
フレッシュモードエントリ回路１４０への４つの異なっ
たクロックのうちの２つである。バッファ１４２および
１４４は基本的に、ＴＴＬレベルを内部での使用に合っ
たＣＭＯＳレベルに変換する。

【００７０】バーストリフレッシュモードエントリ回路
１４０は、バーストリフレッシュモードへのエントリ条
件を検出するのに用いられる。そのような動作モードに
入るための信号には、上記のように様々な条件が使用可
能であろうが、本実施例では、このモードは、／ＲＡＳ
パッド１０３の電圧がローレベルに落ちる前に／ＣＡＳ
パッド１４３の信号とライトイネーブル（／ＷＥ）パッ
ド１４５の信号がともにローレベルでかつパッド１４７
のアドレスビットＡ０がハイレベルのときに、開始す
る。これが開始すると、バーストリフレッシュモードエ
ントリ回路１４０は、その出力信号ＢＲＭＩＮＩＴを
有効（アクティブ）状態に変化させ、システムはバース
トリフレッシュモードに入る。このアクティブとなった
ＢＲＭＩＮＩＴ信号は、バーストリフレッシュモード
論理回路１３４に入力される。

【００７１】バーストリフレッシュモード論理回路１３
４は、チップ内部でいくつのバーストリフレッシュモー
ドサイクルが起きているかを知るためのカウンタを含ん
でいる。正確なサイクル数（ロウの数）をカウントする
ことにより、システムは、いつメモリ全体のリフレッシ
ュが完了したかを判断することができ、その時点でバー
ストリフレッシュモードから抜け出すことができる。そ
の結果、次の指令を待つ状態となる。あるいは他の実施
例として、次のリフレッシュシーケンスが開始できるこ
ととなる。バーストリフレッシュモード論理回路１３４
はまた、信号ＢＲＭＢを制御回路（第２の自動リフレッ
シュバーストリフレッシュモード）１３２に供給する。

【００７２】第２の自動リフレッシュバーストリフレッ
シュモード回路１３２は、ＲＡＳバッファ１０２に入力
される実際の制御信号ＡＲＥＦを生成する２つの回路の
うちの１つである。信号ＡＲＥＦは、自動的にアクティ
ブサイクルに移行すると共に必要に応じ自動的にプリチ
ャージサイクルに移行するように、／ＲＡＳ′のタイミ
ングを制御する（この回路では、／ＲＡＳ′がハイレベ
ルのとき、システムはプリチャージまたはスタンバイ状
態となり、／ＲＡＳ′がローレベルのとき、システムは
アクティブ状態となる）。第２の自動リフレッシュバー
ストリフレッシュモード回路１３２は、バーストリフレ
ッシュモードエントリ回路１４０およびバーストリフレ
ッシュモード論理回路１３４の判断結果に基づき、シス
テムがバーストリフレッシュモードに入ったか否かを了
知している。第２の自動リフレッシュバーストリフレッ
シュモード回路１３２はまた、内部／ＲＡＳ信号の状態
を変更すべきか否か、すなわち、システムがプリチャー
ジサイクルからアクティブサイクルに移行（あるいはそ
の逆）すべきか否かを決定する。このような決定を行う
には、リストア終了信号ＲＦと遅延回路１３０の出力Ｄ
φ_SHを用いる必要がある。リストア終了信号ＲＦがハイ
レベルになると、１つの（またはそれ以上の）ロウのリ
フレッシュが完了したことから、第２の自動リフレッシ
ュバーストリフレッシュモード回路１３２は、内部／Ｒ
ＡＳ信号をハイレベルにさせるためにＲＡＳバッファ１
０２に信号を送り、１つのアクティブサイクルが終了す
る。

【００７３】さて、システムは、次のロウ選択のために
プリチャージを行う。信号／ＲＡＳ′はハイレベルにな
り、システムは同様のクロックロジックに従って移行
し、この動作を繰り返す。これにより、信号Ｄφ_SHは、
プリチャージサイクルが終了し、今度は次のアクティブ
サイクルを開始する必要がある旨をシステムに通知す
る。このようにして、システムはプリチャージサイクル
を自動的に実行する。

【００７４】第１の自動リフレッシュバーストリフレッ
シュモード回路１３６は、今日の一般的なＤＲＡＭに既
に搭載されている自動リフレッシュブロックであり、い
わゆるバッテリーバックアップモードを制御する。それ
は、本発明の好適な実施例に用いるのに適しているが、
本発明は、この特別な回路がなくとも実施し得る。この
回路は、クロック信号ＴＯＧ（トグルビット）と、バッ
テリーバックアップモードロジックから与えられるバッ
テリーバックアップモード信号ＢＢＵＭとを受信するよ
うに図示されている。第１の自動リフレッシュバースト
リフレッシュモード回路１３６は、本発明の実施上あま
り意味がないであろうが、好適な実施例においては、シ
ステムはうまい具合に第１の自動リフレッシュバースト
リフレッシュモード回路１３６で生成される同じ自動リ
フレッシュクロック信号を用いることができるであろ
う。

【００７５】ゆえに、図１に図示されたうちキーとなる
新規な回路ブロックは、バーストリフレッシュモードエ
ントリ回路１４０、バーストリフレッシュモード論理回
路１３４、タイミング信号遅延回路１３０、および第２
の自動リフレッシュバーストリフレッシュ回路１３２で
ある。

【００７６】回路図図２は、バーストリフレッシュモードエントリ回路１４
０の回路構成を表したものである。入力は、左側のＡ０
パッド１４７とライトイネーブル入力２０４である。後
者はＷＥＮＰＧで示され、ライトイネーブル，ノーパワ
ーゲーティング(write enable,no power gating)を意味
する。次の入力２０６は、／ＣＡＳ′である。第４の入
力２０８は／ＲＡＳ′である。出力２１０は、バースト
初期化信号ＢＲＭＩＮＩＴである。このようにして、
バーストリフレッシュモードエントリ回路１４０は、４
つの信号を受けて、このライトＣＡＳＡ０ビフォアＲＡ
Ｓクロックシーケンスが生じたか否かを検出し、有効な
信号としてのバーストリフレッシュモードＢＲＭＩＮ
ＩＴを送出すべきか否かを決定する。Ａ０パッド１４７
は、ユーザから与えられるアドレスの最下位ビットであ
り、パッケージ上に設けられたピンである。したがっ
て、本実施例において、バーストリフレッシュモードエ
ントリ回路１４０は、主として、図２の左端部に示した
４つの特別の入力信号の正しい組合せを検出するために
設けられた検出器ということができる。

【００７７】図３は、φ_SH遅延ブロックとしての遅延回
路１３０を表したものである。この回路は、短絡クロッ
クφ_SHを入力ノード２２０に受けて、出力ノード２２２
から遅延信号Ｄ／φ_SHを出力する。本実施例において、
このことは、入力を得てこれをφ_SHの立ち上がりエッジ
で遅延することにより行われ、約１０ナノ秒後にＤ／φ
_SHが立ち下がるように遅延される。遅延は信号を連続し
たインバータを通過させることで可能であるが、本実施
例では、定電流源２２４とＲＣ遅延回路と組合せで行っ
ている。図３で、定電流源２２４内には、ＭＯＳキャパ
シタ２２５と抵抗２２６が示されている。

【００７８】遅延回路１３０には、ビット線とラッチ線
の相互の短絡の開始、およびその短絡プロセスの完了ま
で十分な時間を与えられたことを検出するという機能が
ある。したがって、このような回路を用いて、変化する
条件を検知するようにすることが望ましい。ＶＣＣが非
常に高いときには、ビット線とラッチクロックを均衡さ
せるには長時間を要する。φ_SHがハイレベルになる前の
電圧差はＶＣＣが低いときよりも大きいからである。ま
た、回路の動作温度が上昇しているときも、この均衡に
は長時間を要する。遅延回路１３０は、高いＶＣＣまた
は／および高い動作温度の場合には、長い遅延を与える
のである。このように、本実施例では、φ_SHの状態を検
出して遅延量を割り当てるための回路を設けているので
ある。

【００７９】図４は、新規な自動リフレッシュ生成ブロ
ック（第２の自動リフレッシュバーストリフレッシュモ
ード回路）１３２を表したものである。バーストリフレ
ッシュモードのとき、このブロックは、／ＲＡＳ′がハ
イレベルおよびローレベルになるタイミングを制御する
ための自動リフレッシュ信号ＡＲＥＦを生成する。図４
に示すように、第２の自動リフレッシュバーストリフレ
ッシュモード回路１３２は、ノード２５０に入力信号Ｂ
ＲＭＢ、ノード２５２にＤφ_SH、ノード２５４にＲＦ、
およびノード２５６にＢＢＵＭを受ける。この回路の出
力はノード２５８からの信号ＡＲＥＦである。第２の自
動リフレッシュバーストリフレッシュモード回路１３２
はラッチ回路２６０を含んでいる。

【００８０】もし、システムがバッテリーバックアップ
モードに入ったならば、第２の自動リフレッシュバース
トリフレッシュモード回路１３２の自動リフレッシュ回
路部分は回路から切り離されて隔絶されることになるこ
とに注意すべきであろう。バッテリーバックアップモー
ドはＤＲＡＭリフレッシュの１つのモードであり、少な
くともバッテリーバックアップモードは最大速度という
よりむしろ最小電力でメモリをリフレッシュするもので
ある点で、本発明と相違する。

【００８１】もし、システムがバーストリフレッシュモ
ードにもバッテリーバックアップモードにもいない場
合、第２の自動リフレッシュバーストリフレッシュモー
ド回路１３２はＡＲＥＦをローレベルに変化させる。バ
ッテリーバックアップモードまたはバーストリフレッシ
ュモードにいないとき、ノード２５６へのバッテリーバ
ックアップ信号ＢＢＵＭは、ノード２５０への／ＢＲＭ
信号およびトランジスタ２６２〜２７４と共に、出力ノ
ード２５８におけるＡＲＥＦをディスエーブル状態にさ
せる。システムがバーストリフレッシュモードにないと
きは、ノード２５０の入力電圧はローレベルとなるであ
ろう。これにより、入力ノード２５２への信号はこの回
路への入力であるかのように見えることになる。そのク
ロックがローレベルになると、ラッチ回路２６０がセッ
トされ、ＡＲＥＦ信号がハイレベルになる。これによっ
て、／ＲＡＳ′はアクティブサイクルに入ることにな
る。ノード２５４にＲＦ信号が入力されると、ラッチ回
路２６０がセットされ、自動リフレッシュ信号ＡＲＥＦ
がローレベルにセットされる。このようにして、自己タ
イミング動作が行われる。

【００８２】もし、システムがバーストリフレッシュモ
ードにいると、バッテリーバックアップ信号ＢＢＵＭは
ローレベルになるであろう。この信号は、トランジスタ
２７４をオンさせてＡＲＥＦをローレベルに固定するた
めのトランジスタ２６６および２６８によって反転され
る。しかしながら、トランジスタ２６２および２６４
は、ノード２５０からのアクティブロー入力を反転さ
せ、これによりトランジスタ２７２をオンさせる。これ
により、トランジスタ２７４のゲート電極は接地され、
ＡＲＥＦはアクティブとなることができる。

【００８３】図５は、第１の自動リフレッシュバースト
リフレッシュモード回路１３６の好適な実施例を表した
ものである。図１および図５に示すように、この回路
は、ＲＡＳバッファ１０２からのＲＥＳＥＴ信号、回路
１２６からのリストア終了信号ＲＦ、トグル入力信号Ｔ
ＯＧ、およびバッテリーバックアップモード信号ＢＢＵ
Ｍを受信する。第１の自動リフレッシュバーストリフレ
ッシュモード回路１３６は、出力ノード２８０から自動
リフレッシュ信号ＡＲＥＦを出力すると共に、ＲＡＳバ
ッファ１０２に供給されるＤＲＥＳＥＴを出力すること
ができる。ＤＲＡＭがバッテリーバックアップモードに
なっているときは、出力ノード２８０のＡＲＥＦはアク
ティブな信号となり、ＴＯＧおよびＲＦに従って変化す
る。入力信号ＲＥＳＥＴおよび出力信号ＤＲＥＳＥＴ
（遅延リセット）は、バッテリーバックアップモードか
ら抜け出るときに用いられる。第１の自動リフレッシュ
バーストリフレッシュモード回路１３６は回路ブロック
１３４からのＢＲＢＭ信号を受信することはなく（図
１，図６および図７）、それゆえ、ＤＲＡＭがバースト
リフレッシュモードに入った場合にＡＲＥＦ信号を生成
することはない。というよりＡＲＥＦ信号は、上述した
ように、図４に示した第２の自動リフレッシュバースト
リフレッシュモード回路１３２で生成され、その出力ノ
ード２５８から出力されるのである。

【００８４】図６および図７は、図４の入力ノード２５
０に信号ＢＲＭＢを供給するバーストリフレッシュモー
ド論理回路１３４を表したものである。図２の出力ノー
ド２１０からのバーストリフレッシュモード開始信号Ｂ
ＲＭＩＮＴは、図６の入力ノード３００に入力され
る。この入力信号がアクティブのとき、ラッチ３０２が
セットされる。これはまた、インバータ３０４および３
０６を介して、バーストリフレッシュモードバー信号Ｂ
ＲＭＢをローレベルにさせ、これにより第２の自動リフ
レッシュバーストリフレッシュモード回路１３２（図
１）に対しシステムがアクティブ的にバーストリフレッ
シュモードにあることを通知する。この信号はまた、カ
ウンタ群３１０〜３１９の制御にも用いられる。カウン
タ３１０〜３１９は、ブロックＸＣ０からＸＣ９（これ
らはカウンタビットを表すシンボルである）として記さ
れている。これらのカウンタは、アレイ全体がリフレッ
シュされるようにするため、いくつのバーストリフレッ
シュモードサイクルが起きたかをカウンタするためのも
のである。

【００８５】図７は、カウンタ３１０〜３１９へのトグ
ル入力Ｔの生成に用いられるＡＮＤゲート群４００の８
個の回路ブロック３２０〜３２７を表したものである。
カウンタビットＣ０は最下位ビットであり、カウンタ３
１０へのＴ入力はＶＣＣにショートされている。これに
よって各φＣＮＴサイクルごとにＣ０の状態が変わる。
Ｃ１は次のビットであり、φＣＮＴサイクルにおいてＣ
０がハイレベルのときに状態が変わる。Ｃ０はそのＴ
（トグル）入力のために用いられる。アンドゲート３２
０は、Ｃ０およびＣ１が共にハイレベルのとき、Ｔ２を
ハイレベルにさせる。これによって、Ｃ２は次の次数の
ビットとなる。ゲート３２１は、Ｔ２がＣ０とＣ１の論
理和であるから、Ｃ２，Ｃ１およびＣ０がすべてハイレ
ベルのときに有効なＴ３を生成する。このロジックは、
ＡＮＤゲート３２７によって生成されるＴ９まで続く。
このＴ９は、すべての低次ビットＣ０〜Ｃ８の論理和で
ある。

【００８６】信号ＢＲＭＩＮＩＴは、カウンタ３１０
〜３１９をスタートさせる。これらのカウンタは、ＡＵ
ＴＯＲＥＦ（入力ノード３１２参照）がハイレベルに
なる度にこれを入力として用い、いくつのロウが選択さ
れたかをカウントする。これはカウンタの他のビットを
変化させる。このように、システムはカウンタを駆動す
るためのクロックを有しない。というより、ＲＦおよび
Ｄφ_SHの状態変化の回数に基づき、自動リフレッシュサ
イクルの生じた回数をカウントするのである。

【００８７】図６はまた、バーストリフレッシュモード
終了信号ＢＲＭＦが最後のカウンタ３１９からの出力３
３０として生成されることを示している。この信号は、
トランジスタ３３２をゲートするのに用いられる。最後
のキャリービットがハイレベルになると、ラッチ３０２
の状態が変わりオフとなる。このことは、ＢＲＭＦがハ
イレベルになってトランジスタ３３２がオンし、ノード
３３４がローレベルになった場合も同様である。これは
トランジスタ３３５および３３８によって反転され、ノ
ード３４０がハイレベルとなる。このハイレベル信号
は、インバータ３０４および４０６によって再び反転さ
れ、これによりＢＲＭをハイレベル（すなわち、非アク
ティブ状態）にさせる。

【００８８】動作次に、以上のような構成のＤＲＡＭ１００の動作を説明
する。図８（ａ）〜（ｓ）は、本発明で実現されるリフ
レッシュおよびプリチャージサイクルのタイミングシー
ケンスを表したものである。図９および図８において同
一機能を有する信号には同一の指称を付す。図８
（ａ），（ｂ），（ｃ）および（ｄ）は、それぞれ外部
から与えられる４つの信号／ＷＥ，／ＣＡＳ，Ａ０およ
び／ＲＡＳを示す。これらの４つの信号のタイミングが
図示のようになっているとき、バーストリフレッシュモ
ード初期化信号ＢＲＭＩＮＩＴ（図８（ｅ））はアク
ティブとなる。ＡＲＥＦの最初の立ち上がりエッジは内
部信号／ＲＡＳ′をローレベルに保持し、／ＲＡＳパッ
ド１０３を内部信号／ＲＡＳ′と隔絶する。これでＲＡ
Ｓパッド１０３は、“ドントケア(don't care；無関
係) ”状態となる。図８（ｄ）は、バーストリフレッシ
ュモード初期化信号ＢＲＭＩＮＩＴが一旦アクティブ
になると外部信号／ＲＡＳが“ドントケア”状態になる
ことを示している。

【００８９】バーストリフレッシュモード初期化信号Ｂ
ＲＭＩＮＩＴはＢＲＭ信号を起動する。ＢＲＭがロー
レベルになると、図８（ｆ），（ｇ）に示すように、自
動リフレッシュ信号ＡＲＥＦがハイレベルになる。自動
リフレッシュ信号ＡＲＥＦは、外部信号／ＲＡＳ（図８
（ｄ））に代わるものである。このことは、内部信号Ｒ
ＡＳ′に対する外部の制御を除去するために行われる。
自動リフレッシュ信号ＡＲＥＦは、図８（ｇ），（ｈ）
に示すように、内部信号／ＲＡＳ′を起動してこれをア
クティブにさせる。内部信号／ＲＡＳ′は、図８
（ｈ），（ｉ）および（ｋ）に示すように、プリチャー
ジクロック信号φ_Pを非アクティブにさせる内部アドレ
ス信号ＡＤＤを起動し、これをアクティブにする。

【００９０】内部アドレス信号ＡＤＤは、図８（ｉ），
（ｊ）に示すように、ワード線信号ＷＬをアクティブに
させる。ワード線信号ＷＬは、図８（ｊ），（ｍ）に示
すように、センスクロック信号φ_Sをアクティブにさせ
る。内部アドレス信号ＡＤＤは、図８（ｉ），（ｌ）に
示すように、短絡クロック信号φ_SHを非アクティブにさ
せる。短絡クロック信号φ_SHは、図８（ｌ），（ｒ）に
示すように、遅延短絡信号Ｄφ_SHを非アクティブにさせ
る。

【００９１】センスクロック信号φ_Sは、図８（ｎ），
（ｏ）に示すように、ラッチドライバ信号ＬＮおよびＬ
Ｐをアクティブ状態にさせる。両ラッチ信号ＬＮおよび
ＬＰは、ビット線・ビット線バー信号ＢＬ／ＢＬＢをア
クティブにさせる。ＬＰ信号は、図８（ｏ），（ｑ）に
示すように、リストア終了信号ＲＦをアクティブにさせ
る。リストア終了信号ＲＦは、図８（ｇ），（ｑ）に示
すように、自動リフレッシュ信号ＡＲＥＦを非アクティ
ブにさせる。

【００９２】図８（ｇ），（ｈ）に示すように、非アク
ティブとなった自動リフレッシュ信号ＡＲＥＦは内部信
号／ＲＡＳ′を非アクティブにさせる。非アクティブに
なった内部信号／ＲＡＳ′は、図８（ｈ），（ｉ）およ
び（ｋ）に示すように、内部アドレス信号ＡＤＤを非ア
クティブにさせると共に、プリチャージクロック信号φ
_Pをアクティブにさせる。図８（ｊ），（ｋ）に示すよ
うに、アクティブになったプリチャージクロック信号φ
_PはＷＬを非アクティブにさせる。そして、ＷＬは、図
８（ｊ），（ｍ）に示すように、センスクロック信号φ
_Sを非アクティブにさせる。短絡クロック信号φ_SHは、
図８（ｌ），（ｑ）に示すように、リストア終了信号Ｒ
Ｆを非アクティブにさせる。

【００９３】非アクティブのワード線信号ＷＬはまた、
図８（ｊ），（ｌ）に示すように、短絡クロック信号φ
_SHをアクティブにさせる。アクティブになった短絡クロ
ック信号φ_SHは、図８（ｌ），（ｎ），（ｏ），（ｐ）
および（ｒ）に示すように、ラッチ信号ＬＮ，ＬＰ、お
よびビット線・ビット線バー信号ＢＬ・ＢＬＢを非アク
ティブにさせると共に、遅延短絡クロック信号Ｄφ_SHを
アクティブにさせる。アクティブとなった遅延短絡クロ
ック信号Ｄφ_SHは、図８（ｇ），（ｒ）に示すように、
自動リフレッシュ信号ＡＲＥＦをアクティブにさせる。

【００９４】以上、単一のロウのためのバーストリフレ
ッシュモードについて説明した。これを簡単にいうと、
自動リフレッシュ信号ＡＲＥＦがアクティブ状態に変化
すると、図６の内部カウンタ３１０〜３１９によってロ
ウアドレスが与えられる。そのロウがアクセスされ、そ
のビット線上のデータ値がセンスされるのである。リフ
レッシュ終了信号ＲＦが非アクティブ状態に変化する
と、メモリアレイはアクセスモードを抜け出してリスト
アモードになる。遅延短絡信号Ｄφ_SHがアクティブ状態
に遷移すると、ロウはプリチャージを終了する。さら
に、遅延短絡信号φ_SHは、自動リフレッシュ信号ＡＲＥ
Ｆを起動することによって（厳密にいうと、図８
（ｒ），（ｇ）に示すように、Ｄφ_SHの立ち下がりエッ
ジがＡＲＥＦの次の立ち上がりエッジを起動するのであ
るが）、他のロウのリフレッシュを自動的に行う。最初
のＡＲＥＦ信号はＢＲＭの先頭エッジによって引き起こ
される。

【００９５】バーストリフレッシュモードサイクルは、
通常のアクセスサイクルよりも高速である。どのロウを
リフレッシュするかを選択するのに用いられるアドレス
が、外部から与えられる信号でなくリフレッシュカウン
タにより与えられるからである。リフレッシュカウンタ
および外部信号に必要なロジックを配置することによ
り、各サイクルごとに数ナノ秒の短縮が可能となる。

【００９６】本実施例における自動実行という特徴によ
って、バーストリフレッシュモードでのリフレッシュに
必要な時間を削減することができる。これにより、回路
は、外部からクロックを与えた場合に温度と電圧の動作
範囲にわたって要求されるクロックマージンの必要性を
排除しつつ、可能な限り速く動作することができる。こ
れらの２つの事項によって、従来のＤＲＡＭリフレッシ
ュサイクルよりも約１５％短縮される。

【００９７】本実施例におけるバーストリフレッシュモ
ード中にリフレッシュ速度をさらに上げるために、ロウ
アドレス可変選択回路を設けるようにしてもよい。この
ような可変式のＤＲＡＭロウ選択回路の一例は、前述の
本発明者により出願された「集積回路用ビット選択回
路」（特願平６−３３１３９号）に開示されている。上
記出願に開示されたような回路を用いれば、アドレス指
定できるロウの数を増やすことができ、リフレッシュ速
度が効果的に向上する。簡単にいうと、その回路は、ア
ドレスビットをブロック（遮断）し、そのブロックされ
たアドレスビットの代わりにアクティブなアドレス信号
をアドレスデコーダに供給することができるように構成
されている。これにより、そのアドレスビットが非アク
ティブである場合に比べて、より多くのロウがアドレス
されることになる。ここに開示されたように構成すれ
ば、ブロックされた各アドレスビットに対してアドレス
されるロウの最小数は、２倍（あるいはそれ以上）とな
る。ゆえに、リフレッシュされるロウの数を効果的に増
やすことができ、これにより、リフレッシュのための総
時間は、たとえば２桁程度減少するであろう。

【００９８】この構成および技術を用いて４００万ビッ
トをリフレッシュする場合、１つのロウ当たり（すなわ
ちロウ選択、データのリストア、ロウのターンオフ、ビ
ット線のプリチャージおよび回路のラッチを行うのに）
１００ナノ秒程度を要するから、５１２ロウを掛ける
と、５０マイクロ秒程度となる。通常形式のＤＲＡＭア
ーキテクチャは１０２４ロウの構成である。上記の計算
は、システムが同時に２つのロウを選択し、都合５１２
の選択を行うことを仮定したものである。これにより、
結局５０％の時間短縮となる。したがって、この発明に
よれば、ダイナミックＲＡＭのリフレッシュに必要な全
時間は、前記３つのパラグラフにおける時間短縮をすべ
て足し合わせると、５０％の８５％となり、すなわち従
来のリフレッシュサイクルに比べて約５７％の速度向上
となる。さらに、本発明によれば、本発明を含むメモリ
に用いられるメモリコントローラは、メモリに対し１０
２４回のＣＡＳビフォアＲＡＳサイクルまたは１０２４
回のＲＡＳオンリリフレッシュサイクルを与える必要が
ないため、ユーザの回路またはその動作が簡単になる。
その代わりに、メモリコントローラは単に、バーストリ
フレッシュモードを開始させ、本発明によってメモリが
リフレッシュされるのを待つだけでよい。接続されたメ
モリコントローラは、メモリに対して入力を与える必要
がない。

【００９９】なお、以上の説明は本発明の好適な一実施
例について行ったものであり、本発明の精神または目的
から外れない限りにおいて数値の改変または置換を行う
ことができることを認識すべきである。

【０１００】

【発明の効果】以上説明したように、本発明によれば、
バーストリフレッシュモードサイクルを創設し、リフレ
ッシュすべきロウの選択に用いるアドレスを外部から与
えられる信号でなくリフレッシュカウンタにより与える
こととしたので、通常のアクセスサイクルよりも高速に
なるという効果がある。すなわち、自動実行という特徴
を備えることによって、バーストリフレッシュモードで
のリフレッシュに必要な時間を削減することができ、外
部からクロックを与えた場合に温度と電圧の動作範囲に
わたって要求されるクロックマージンを排除しつつ、高
速動作が可能となる。

【０１０１】また、本発明によれば、外部のメモリコン
トローラからメモリに対する制御を行う部分が極めて少
ないため、ユーザの回路やその動作が簡単になる。

【０１０２】特に、請求項２記載のＤＲＡＭリフレッシ
ュ方法によれば、ロウアドレス可変選択を可能とするこ
ととしたので、上記効果に加えてリフレッシュされるロ
ウの数を効果的に増やすことができ、バーストリフレッ
シュモードにおけるリフレッシュ速度を更に上げること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＤＲＡＭ１００を示す
ブロック図である。

【図２】図１におけるバーストリフレッシュモードエン
トリ回路１４０の好適な実施例を示すブロック図であ
る。

【図３】図１におけるφ_SH遅延回路１３０の好適な実施
例を示すブロック図である。

【図４】図１における第２の自動リフレッシュバースト
リフレッシュモード回路１３２の好適な実施例を示すブ
ロック図である。

【図５】図１における第１の自動リフレッシュバースト
リフレッシュモード回路１３６の好適な実施例を示すブ
ロック図である。

【図６】図１におけるバーストリフレッシュモード論理
回路１３４の好適な実施例のうち、カウンタを含む部分
を示すブロック図である。

【図７】図１におけるバーストリフレッシュモード論理
回路１３４の好適な実施例のうち、アンドゲート部分を
示すブロック図である。

【図８】本発明の好適な実施例におけるＤＲＡＭのリフ
レッシュおよびプリチャージサイクルを示すタイミング
図である。

【図９】従来のＤＲＡＭのリフレッシュおよびプリチャ
ージサイクルを示すタイミング図である。

【符号の説明】

１００ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）１０２ＲＡＳバッファ１０４アドレスバッファ１０６リフレッシュカウンタ１０８ロウデコーダ１１０センスアンプ１１２メモリセル１２０プリチャージ回路１２４ＬＰ／ＬＮ生成回路１２６リストア回路（リフレッシュ検出回路）１３０遅延回路１３２第２の自動リフレッシュバーストリフレッシュ
モード回路１３４バーストリフレッシュモード論理回路１３６第１の自動リフレッシュバーストリフレッシュ
モード回路１４０バーストリフレッシュモードエントリ回路３１０〜３１９カウンタ３２０〜３２７アンドゲート

フロントページの続き (72)発明者マイケルシー．パリスアメリカ合衆国コロラド州 80905 コロラドスプリングス，ウエストヤンパストリート 452

Claims

【特許請求の範囲】

【請求項１】時々リフレッシュが必要なメモリセルか
らなる複数のロウを含み、アクティブサイクルおよびプ
リチャージからなる一連のシーケンスに従って動作する
メモリ回路のリフレッシュ方法であって、バーストリフレッシュモードに入るステップと、アクティブサイクルを自動的に実行するステップと、プリチャージサイクルのアクティブ化と次のアクティブ
サイクルの開始とを自動的に行うステップと、内部カウンタからリフレッシュに用いるアドレスを与え
るステップとを含むことを特徴とするダイナミックラン
ダムアクセスメモリのリフレッシュ方法。
【請求項２】前記内部カウンタからアドレスを与える
ステップは、さらに、メモリの通常の動作モードの場合
よりも多くのリフレッシュ対象ロウを選択するための可
変ロウ選択機能を用いるステップを有し、各サイクルに
おいて、通常のモードで普通にリフレッシュされるロウ
よりも多くのロウがリフレッシュされることを特徴とす
る請求項１記載のダイナミックランダムアクセスメモリ
のリフレッシュ方法。
【請求項３】前記バーストリフレッシュモードに入る
ステップは、前記メモリ回路への１またはそれ以上の入
力に関する１組の所定の条件を検出するステップを含む
ことを特徴とする請求項１記載のダイナミックランダム
アクセスメモリのリフレッシュ方法。
【請求項４】前記検出ステップは、アドレスビット、
カラムアドレス信号およびライトイネーブル信号の相互
間に前記所定の条件を検出するステップを含むものであ
ることを特徴とする請求項３記載のダイナミックランダ
ムアクセスメモリのリフレッシュ方法。
【請求項５】前記アクティブサイクルを自動的に行う
ステップは、前記のセンシングの動作で用いられる電気
信号の条件を検出しこれが前記所定の条件を満たすか否
かを決定するステップを含むことを特徴とする請求項１
記載のダイナミックランダムアクセスメモリのリフレッ
シュ方法。
【請求項６】前記メモリはメモリのセンスアンプをラ
ッチするためのラッチ信号を使用し、前記条件は前記ラ
ッチ信号の電圧レベルであることを特徴とする請求項５
記載のダイナミックランダムアクセスメモリのリフレッ
シュ方法。
【請求項７】前記ラッチ信号はラッチＰ信号であるこ
とを特徴とする請求項６記載のダイナミックランダムア
クセスメモリのリフレッシュ方法。
【請求項８】前記プリチャージサイクルはクロック信
号に関連して行われ、前記プリチャージ信号自動実行ス
テップは、前記クロック信号に基づいて遅延を挿入する
ステップを含むことを特徴とする請求項１記載のダイナ
ミックランダムアクセスメモリのリフレッシュ方法。
【請求項９】前記クロック信号は短絡クロック信号を
含み、前記プリチャージ信号自動実行ステップは前記短
絡クロック信号を受信しそれに基づき遅延短絡クロック
信号を出力することを特徴とする請求項８記載のダイナ
ミックランダムアクセスメモリのリフレッシュ方法。
【請求項１０】メモリ回路の前記すべてのロウがリフ
レッシュされるようにすべくバーストリフレッシュモー
ドサイクルの数をカウントするステップを含むことを特
徴とする請求項１記載のダイナミックランダムアクセス
メモリのリフレッシュ方法。
【請求項１１】集積回路メモリのリフレッシュ方法で
あって、バーストリフレッシュモードに入るための条件を検出す
るステップを含み、前記条件が検出された場合に、自動リフレッシュ信号
（ＡＲＥＦ）を生成するステップと、内部アドレス信号
（ＡＤＤ）を内部的に生成しこの信号に基づき１または
それ以上のロウをリフレッシュするステップと、前記１
またはそれ以上のロウのリフレッシュがいつ完了したか
を内部的に検出するステップと、前記内部生成および内
部検出を、メモリ全体がリフレッシュされるまで繰り返
すステップとを含むことを特徴とするダイナミックラン
ダムアクセスメモリのリフレッシュ方法。
【請求項１２】前記繰り返しステップは、リフレッシ
ュされたロウの数（カウント値）を表示し、すべてのロ
ウがリフレッシュされたときに前記バーストリフレッシ
ュモードを終了するステップを含むことを特徴とする請
求項１１記載のダイナミックランダムアクセスメモリの
リフレッシュ方法。
【請求項１３】前記表示ステップは、前記自動リフレ
ッシュ信号が生成された回数をカウントするステップを
含むことを特徴とする請求項１２記載のダイナミックラ
ンダムアクセスメモリのリフレッシュ方法。
【請求項１４】集積回路メモリのリフレッシュ方法で
あって、バーストリフレッシュモードに入るステップと、バーストリフレッシュモード中、同一の集積回路にアド
レスを局所的に与え、局所的に与えられたアドレスを用
いてリフレッシュ動作を行うステップと、前記バーストリフレッシュモード中、前記集積回路の入
力ピンに与えられるアドレスを無視するステップと、を
含むことを特徴とするダイナミックランダムアクセスメ
モリのリフレッシュ方法。
【請求項１５】ロウおよびカラムとして配列された複
数のメモリセルと、複数のセンスアンプと、前記センスアンプに接続されたドライバ回路と、第１の入力回路と、リフレッシュカウンタ回路と、前記第１の入力回路および前記リフレッシュカウンタ回
路に接続されたアドレスバッファ回路と、前記アドレスバッファ回路に接続されたロウデコーダ回
路と、プリチャージ回路と、前記センスアンプドライバ回路に接続され、リフレッシ
ュサイクルの完了を表示するリフレッシュ終了信号（Ｒ
Ｆ）を出力するリフレッシュ検出回路と、メモリ回路がバーストリフレッシュモードに入るべきか
否かを決定する際に有効に機能するバーストリフレッシ
ュモードエントリ回路と、前記バーストリフレッシュモードエントリ回路に応答し
て選択的に動作可能な回路であって、前記第１の入力回
路に接続されると共に前記リフレッシュ検出回路からの
リフレッシュ終了信号（ＲＦ）を受信するように接続さ
れ、前記メモリ回路に、連続する前記リフレッシュ終了
信号（ＲＦ）に応じたリフレッシュ対象アドレスを連続
的に生成させるバーストリフレッシュモード回路とを備
えたことを特徴とするダイナミックランダムアクセスメ
モリ。
【請求項１６】前記バーストリフレッシュモード回路
は、バーストリフレッシュモードにおいてメモリ回路の
すべてのロウがいつリフレッシュされたかを決定するた
めのカウント機能を提供するバーストリフレッシュモー
ドロジック回路を含むことを特徴とする請求項１５記載
のダイナミックランダムアクセスメモリ。
【請求項１７】さらに、前記プリチャージ回路によっ
て作られたプリチャージクロック信号を受信してそれに
基づいて作った遅延信号をバーストリフレッシュモード
回路に供給する遅延回路を含むことを特徴とする請求項
１５記載のダイナミックランダムアクセスメモリ。