JPH07122097A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07122097A JPH07122097A JP5292635A JP29263593A JPH07122097A JP H07122097 A JPH07122097 A JP H07122097A JP 5292635 A JP5292635 A JP 5292635A JP 29263593 A JP29263593 A JP 29263593A JP H07122097 A JPH07122097 A JP H07122097A
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Abstract
(57)【要約】
【目的】 スタティック型メモリにおいて、冗長ディジ
ット線に置換された不良ディジット線にリーク補償回路
を介して流れるリーク電流をなくす。 【構成】 ディジット線対Ｄ，ＮＤに対するリーク補償
回路１のトランジスタＱ３，Ｑ４の共通ソースに、装置
非動作時にはローレベルとなり、動作時にはハイレベル
（電源レベル）となる制御信号（ディジット線プリセッ
ト制御信号Ｐの反転信号）を印加する。従って、装置非
動作時には、トランジスタＱ３，Ｑ４はオフとなりディ
ジット線Ｄ，ＮＤがグランドにショートしていてもリー
ク電流は流れない。
ット線に置換された不良ディジット線にリーク補償回路
を介して流れるリーク電流をなくす。 【構成】 ディジット線対Ｄ，ＮＤに対するリーク補償
回路１のトランジスタＱ３，Ｑ４の共通ソースに、装置
非動作時にはローレベルとなり、動作時にはハイレベル
（電源レベル）となる制御信号（ディジット線プリセッ
ト制御信号Ｐの反転信号）を印加する。従って、装置非
動作時には、トランジスタＱ３，Ｑ４はオフとなりディ
ジット線Ｄ，ＮＤがグランドにショートしていてもリー
ク電流は流れない。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にスタティック型メモリのディジット線のリーク補償
機能を有する半導体記憶装置に関する。
特にスタティック型メモリのディジット線のリーク補償
機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】図３はこの種のディジット線リーク補償
機能を有する半導体記憶装置の一部回路図である。図に
おいて、メモリセルはＮ型ＭＯＳトランジスタＱ７，Ｑ
８と、これ等トランジスタの高抵抗負荷Ｒ１，Ｒ２とか
らなっており、このメモリセルに記憶されている一対の
相補出力が、Ｎ型ＭＯＳトランジスタＱ５，Ｑ６からな
るトランスファゲートを介して一対のディジット線Ｄ及
びＮＤへ導出されるようになっている。
機能を有する半導体記憶装置の一部回路図である。図に
おいて、メモリセルはＮ型ＭＯＳトランジスタＱ７，Ｑ
８と、これ等トランジスタの高抵抗負荷Ｒ１，Ｒ２とか
らなっており、このメモリセルに記憶されている一対の
相補出力が、Ｎ型ＭＯＳトランジスタＱ５，Ｑ６からな
るトランスファゲートを介して一対のディジット線Ｄ及
びＮＤへ導出されるようになっている。
【０００３】この一対のディジット線Ｄ，ＮＤはプリセ
ット用のＰ型ＭＯＳトランジスタＱ１，Ｑ２を夫々介
し、更に遮断体としてのヒューズＦを介して電源電位Ｖ
CCが供給自在となっている。プリセット用トランジスタ
Ｑ１，Ｑ２はプリセット制御信号Ｐの反転信号によりオ
ンオフ制御されている。また、ワード線Ｗによりトラン
スファーゲートＱ５，Ｑ６ははオンオフ制御されるよう
になっている。
ット用のＰ型ＭＯＳトランジスタＱ１，Ｑ２を夫々介
し、更に遮断体としてのヒューズＦを介して電源電位Ｖ
CCが供給自在となっている。プリセット用トランジスタ
Ｑ１，Ｑ２はプリセット制御信号Ｐの反転信号によりオ
ンオフ制御されている。また、ワード線Ｗによりトラン
スファーゲートＱ５，Ｑ６ははオンオフ制御されるよう
になっている。
【０００４】更に、ディジット線Ｄ，ＮＤのリークを補
償するためのリーク補償回路１が設けられている。この
リーク補償回路１は互いのディジット線Ｄ，ＮＤの電位
をゲート入力とするＰ型ＭＯＳトランジスタＱ４，Ｑ３
からなり、これ等トランジスタＱ４，Ｑ３のドレイン出
力により他方のディジット線ＮＤ，Ｄが電源電位に駆動
されるようになっている。そのために、両トランジスタ
Ｑ３，Ｑ４のソースは電源電位ＶCCが共通に印加されて
いる。
償するためのリーク補償回路１が設けられている。この
リーク補償回路１は互いのディジット線Ｄ，ＮＤの電位
をゲート入力とするＰ型ＭＯＳトランジスタＱ４，Ｑ３
からなり、これ等トランジスタＱ４，Ｑ３のドレイン出
力により他方のディジット線ＮＤ，Ｄが電源電位に駆動
されるようになっている。そのために、両トランジスタ
Ｑ３，Ｑ４のソースは電源電位ＶCCが共通に印加されて
いる。
【０００５】尚、図３においては、一対のディジット線
Ｄ，ＮＤにメモリセルが１個接続されているが、実際に
は複数のメモリセルがこの一対のディジット線Ｄ，ＮＤ
に接続されてメモリセルを構成しており、更にこのメモ
リセル列が複数列配置されることによりマトリックス状
のメモリセルアレイが構成されることになる。
Ｄ，ＮＤにメモリセルが１個接続されているが、実際に
は複数のメモリセルがこの一対のディジット線Ｄ，ＮＤ
に接続されてメモリセルを構成しており、更にこのメモ
リセル列が複数列配置されることによりマトリックス状
のメモリセルアレイが構成されることになる。
【０００６】ここで、リーク補償回路１の動作を説明す
る。スタティックＲＡＭではデータの書込み及び読出し
動作を行うとき、選択されるワード線がハイレベルにな
り、本来選択されるべきメモリセルと共通のワード線に
接続されている他のメモリセルのトランスファゲートも
オンとなる。従って、これ等メモリセルに対応したディ
ジット線Ｄ，ＮＤにもこれ等メモリセルのデータが導出
され、各々の一対のディジット線は略グランドレベルか
電源電位レベルかのどちらかのレベルになる。
る。スタティックＲＡＭではデータの書込み及び読出し
動作を行うとき、選択されるワード線がハイレベルにな
り、本来選択されるべきメモリセルと共通のワード線に
接続されている他のメモリセルのトランスファゲートも
オンとなる。従って、これ等メモリセルに対応したディ
ジット線Ｄ，ＮＤにもこれ等メモリセルのデータが導出
され、各々の一対のディジット線は略グランドレベルか
電源電位レベルかのどちらかのレベルになる。
【０００７】このとき、リーク補償回路１のトランジス
タのうち、グランドレベルになったディジット線と反対
側のＰ型ＭＯＳトランジスタがオンとなり、よってこの
オントランジスタにドレインが接続されたディジット線
に電源電位が供給されることになる。
タのうち、グランドレベルになったディジット線と反対
側のＰ型ＭＯＳトランジスタがオンとなり、よってこの
オントランジスタにドレインが接続されたディジット線
に電源電位が供給されることになる。
【０００８】従って、このリーク補償回路１は、ディジ
ット線がグランド電位に対して微小なリークを生じたと
き選択されたワード線に接続されるメモリセルのデータ
の反転を防止することができるのである。
ット線がグランド電位に対して微小なリークを生じたと
き選択されたワード線に接続されるメモリセルのデータ
の反転を防止することができるのである。
【０００９】次に、切断体であるヒューズＦについて説
明する。通常、ディジット線の不良はディジット線の断
線や他の配線との接触等により発生する。このディジッ
ト線をプリセット制御するための制御信号（Ｐの反転信
号）は、装置の非動作時である待機状態（スタンバイ
時）では、ローレベルが与えられ、トランジスタＱ１と
Ｑ２とはオン状態にあり、よって全てのディジット線に
は電源電位が与えられてハイレベルにプリセットされる
ことになる。
明する。通常、ディジット線の不良はディジット線の断
線や他の配線との接触等により発生する。このディジッ
ト線をプリセット制御するための制御信号（Ｐの反転信
号）は、装置の非動作時である待機状態（スタンバイ
時）では、ローレベルが与えられ、トランジスタＱ１と
Ｑ２とはオン状態にあり、よって全てのディジット線に
は電源電位が与えられてハイレベルにプリセットされる
ことになる。
【００１０】従って、ディジット線対の少くとも一方が
待機状態のときにグランド電位となる配線と接触するこ
とによりディジット線不良となると、接触部を介して異
常電流が流れる。
待機状態のときにグランド電位となる配線と接触するこ
とによりディジット線不良となると、接触部を介して異
常電流が流れる。
【００１１】ウェハー状態での試験において不良となる
ディジット線が検知されると、予め設けられている冗長
ディジット線にこの不良ディジット線が置換され、しか
る後にこの不良ディジット線は対応するヒューズＦがレ
ーザビーム等により溶断されて切断される。こうして、
待機状態において発生される異常電流を無くすことが可
能となっている。
ディジット線が検知されると、予め設けられている冗長
ディジット線にこの不良ディジット線が置換され、しか
る後にこの不良ディジット線は対応するヒューズＦがレ
ーザビーム等により溶断されて切断される。こうして、
待機状態において発生される異常電流を無くすことが可
能となっている。
【００１２】
【発明が解決しようとする課題】上述した従来のディジ
ット線のリーク補償回路では、不良ディジット線検知後
にヒューズを切断する等の方法により冗長ディジット線
と置換した後も、この不良ディジット線のリーク補償回
路には、常に電源電位ＶCCが与えられている。そのため
に、ディジット線対の一対のディジット線がグランド電
位とショートした場合には、他方のディジット線はこの
リーク補償回路により電源電位が与えられて安定する。
ット線のリーク補償回路では、不良ディジット線検知後
にヒューズを切断する等の方法により冗長ディジット線
と置換した後も、この不良ディジット線のリーク補償回
路には、常に電源電位ＶCCが与えられている。そのため
に、ディジット線対の一対のディジット線がグランド電
位とショートした場合には、他方のディジット線はこの
リーク補償回路により電源電位が与えられて安定する。
【００１３】ところが、ディジット線対の両方のディジ
ット線が同時にグランド電位とショートした場合には、
リーク補償回路を構成する２つのトランジスタＱ３，Ｑ
４は共にオンとなり、各ディジット線対に接続されてい
るヒューズＦが切断されても、異常電流は遮断されない
という欠点がある。
ット線が同時にグランド電位とショートした場合には、
リーク補償回路を構成する２つのトランジスタＱ３，Ｑ
４は共にオンとなり、各ディジット線対に接続されてい
るヒューズＦが切断されても、異常電流は遮断されない
という欠点がある。
【００１４】本発明の目的は、不良ディジット線のリー
ク補償回路に流れるリーク電流をなくすようにしたスタ
ティック型の半導体記憶装置を提供することである。
ク補償回路に流れるリーク電流をなくすようにしたスタ
ティック型の半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】本発明による半導体記憶
装置は、メモリセルと、前記メモリセルの記憶内容が導
出される一対のディジット線と、前記一対のディジット
線の各々の電位を検出してこの電位状態に応じて他方の
ディジット線に電源電位を供給してディジット線のリー
ク補償をなすリーク補償手段と、装置の待機状態時に前
記リーク補償手段を非活性化する制御手段とを含むこと
を特徴とする。
装置は、メモリセルと、前記メモリセルの記憶内容が導
出される一対のディジット線と、前記一対のディジット
線の各々の電位を検出してこの電位状態に応じて他方の
ディジット線に電源電位を供給してディジット線のリー
ク補償をなすリーク補償手段と、装置の待機状態時に前
記リーク補償手段を非活性化する制御手段とを含むこと
を特徴とする。
【００１６】本発明による他の半導体記憶装置は、複数
のメモリセル列と、これ等メモリセル列に夫々接続され
た複数対のディジット線と、冗長メモリセル列と、この
冗長メモリセル列に接続された一対の冗長ディジット線
と、前記複数対のディジットの各々及び前記一対の冗長
ディジット線と電源との間に夫々設けられた遮断体と、
前記複数対のディジット線および前記一対の冗長ディジ
ット線に夫々対応して設けられ対応する前記一対のディ
ジット線の各々の電位を検出してこの電位状態に応じて
他方のディジット線に電源電位を供給してディジット線
のリーク補償をなすリーク補償手段と、装置の待機状態
時に前記リーク補償手段を非活性化する制御手段と、を
含むことを特徴とする。
のメモリセル列と、これ等メモリセル列に夫々接続され
た複数対のディジット線と、冗長メモリセル列と、この
冗長メモリセル列に接続された一対の冗長ディジット線
と、前記複数対のディジットの各々及び前記一対の冗長
ディジット線と電源との間に夫々設けられた遮断体と、
前記複数対のディジット線および前記一対の冗長ディジ
ット線に夫々対応して設けられ対応する前記一対のディ
ジット線の各々の電位を検出してこの電位状態に応じて
他方のディジット線に電源電位を供給してディジット線
のリーク補償をなすリーク補償手段と、装置の待機状態
時に前記リーク補償手段を非活性化する制御手段と、を
含むことを特徴とする。
【００１７】
【実施例】以下に、図面を用いて本発明の実施例につい
て説明する。
て説明する。
【００１８】図１は本発明の一実施例の回路図であり、
図３と同等部分は同一符号により示している。本例にお
いても、複数のディジット線対のうち１対のディジット
線のみを示し、更に１対のディジット線に接続されるメ
モリセル列のうち１個のメモリセルのみを示している。
図３と同等部分は同一符号により示している。本例にお
いても、複数のディジット線対のうち１対のディジット
線のみを示し、更に１対のディジット線に接続されるメ
モリセル列のうち１個のメモリセルのみを示している。
【００１９】図１において、図３と異なる部分について
のみ述べると、リーク補償回路１の両トランジスタＱ
３，Ｑ４のソースに共にディジット線プリセット制御信
号（Ｐの反転信号）が供給されるようになっている。
のみ述べると、リーク補償回路１の両トランジスタＱ
３，Ｑ４のソースに共にディジット線プリセット制御信
号（Ｐの反転信号）が供給されるようになっている。
【００２０】この制御信号は装置非動作時（待機時）に
はローレベルであるために、トランジスタＱ３，Ｑ４は
共にオフとなって、リーク補償回路１そのものは非活性
状態にある。よって、その間はＱ３，Ｑ４によりリーク
電流が流れることはなくなるのである。
はローレベルであるために、トランジスタＱ３，Ｑ４は
共にオフとなって、リーク補償回路１そのものは非活性
状態にある。よって、その間はＱ３，Ｑ４によりリーク
電流が流れることはなくなるのである。
【００２１】その結果、ウェハ試験で不良ディジット線
が検出されて冗長ディジット線と置換され、不良ディジ
ット線に対応するヒューズＦが切断された場合に、その
不良ディジット線対が共にグランド電位とショートして
も、待機時には、リーク補償回路１は非活性状態にある
ので、リーク補償回路のトランジスタＱ３，Ｑ４を介し
て電流が流れることがなくなり、待機時の電流規格を悪
化させることはないのである。
が検出されて冗長ディジット線と置換され、不良ディジ
ット線に対応するヒューズＦが切断された場合に、その
不良ディジット線対が共にグランド電位とショートして
も、待機時には、リーク補償回路１は非活性状態にある
ので、リーク補償回路のトランジスタＱ３，Ｑ４を介し
て電流が流れることがなくなり、待機時の電流規格を悪
化させることはないのである。
【００２２】動作時である書込み読出し動作中は、プリ
セット制御信号（Ｐの反転信号）はハイレベルにあるの
で、リーク補償回路１は活性化されてトランジスタＱ
３，Ｑ４はオン状態にあり、そのソースにハイレベルの
電源電位ＶCCが供給されて、リーク補償回路本来の動作
を行うことが可能である。
セット制御信号（Ｐの反転信号）はハイレベルにあるの
で、リーク補償回路１は活性化されてトランジスタＱ
３，Ｑ４はオン状態にあり、そのソースにハイレベルの
電源電位ＶCCが供給されて、リーク補償回路本来の動作
を行うことが可能である。
【００２３】図２は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号にて示している。本例で
は、リーク補償回路１を構成するトランジスタＱ３，Ｑ
４のソースにチップセレクト信号ＣＳを供給するように
なっている。このチップセレクト信号ＣＳは動作時はハ
イレベル（電源電位）であり、待機時にローレベル（グ
ランド電位）となる信号であるので、この例でも、図１
の実施例と同様の効果が得られることは明らかである。
り、図１と同等部分は同一符号にて示している。本例で
は、リーク補償回路１を構成するトランジスタＱ３，Ｑ
４のソースにチップセレクト信号ＣＳを供給するように
なっている。このチップセレクト信号ＣＳは動作時はハ
イレベル（電源電位）であり、待機時にローレベル（グ
ランド電位）となる信号であるので、この例でも、図１
の実施例と同様の効果が得られることは明らかである。
【００２４】尚、リーク補償回路１の活性制御をなすた
めの信号として、チップセレクト信号ＣＳやディジット
線プリセット制御信号（Ｐの反転信号）を用いたが、装
置の非動作時である待機時にローレベル（トランジスタ
Ｑ３，Ｑ４をオフとするに十分な電位）となり、動作時
には電源電位ＶCCを与える信号ならば、他の信号を用い
ることができる。
めの信号として、チップセレクト信号ＣＳやディジット
線プリセット制御信号（Ｐの反転信号）を用いたが、装
置の非動作時である待機時にローレベル（トランジスタ
Ｑ３，Ｑ４をオフとするに十分な電位）となり、動作時
には電源電位ＶCCを与える信号ならば、他の信号を用い
ることができる。
【００２５】
【発明の効果】以上述べた如く、本発明によれば、ディ
ジット線のリークを補償するリーク補償回路を装置待機
時には非活性状態としたので、不良ディジット線がショ
ート等でグランド電位となっても、この不良ディジット
線に不要なリーク電流が流れることがなくなる。
ジット線のリークを補償するリーク補償回路を装置待機
時には非活性状態としたので、不良ディジット線がショ
ート等でグランド電位となっても、この不良ディジット
線に不要なリーク電流が流れることがなくなる。
【００２６】近年、半導体記憶装置の記憶容量が増大し
て必然的にアルミ配線等の間隔が狭くなってディジット
線間やディジット線対とグランドとのショートを生ずる
危険が多くなっているので、本発明は半導体記憶装置の
歩留り向上に効果的となる。
て必然的にアルミ配線等の間隔が狭くなってディジット
線間やディジット線対とグランドとのショートを生ずる
危険が多くなっているので、本発明は半導体記憶装置の
歩留り向上に効果的となる。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来の半導体記憶装置の回路図である。
１ ディジット線リーク補償回路 Ｄ，ＮＤ ディジット線 Ｆ ヒューズ Ｗ ワード線 Ｑ１，Ｑ２ ディジット線プリセット用トランジスタ Ｑ３，Ｑ４ ディジット線リーク補償用トランジスタ Ｑ５，Ｑ６ トランスファゲート用トランジスタ Ｑ７，Ｑ８ メモリセルトランジスタ Ｒ１，Ｒ２ 負荷抵抗
Claims (4)
- 【請求項１】 メモリセルと、前記メモリセルの記憶内
容が導出される一対のディジット線と、前記一対のディ
ジット線の各々の電位を検出してこの電位状態に応じて
他方のディジット線に電源電位を供給してディジット線
のリーク補償をなすリーク補償手段と、装置の待機状態
時に前記リーク補償手段を非活性化する制御手段とを含
むことを特徴とする半導体記憶装置。 - 【請求項２】 前記リーク補償手段は、前記一対のディ
ジット線の各々の電位をゲート入力とし他方のディジッ
ト線を夫々ドレイン出力とする一対のトランジスタから
なり、前記制御手段は、前記一対のトランジスタの両ソ
ースに対して装置の待機状態時にはこれ等トランジスタ
がオフするに十分な電圧を、またそれ以外の期間には電
源電位を夫々供給するよう構成されていることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】 複数のメモリセル列と、 これ等メモリセル列に夫々接続された複数対のディジッ
ト線と、 冗長メモリセル列と、 この冗長メモリセル列に接続された一対の冗長ディジッ
ト線と、 前記複数対のディジットの各々及び前記一対の冗長ディ
ジット線と電源との間に夫々設けられた遮断体と、 前記複数対のディジット線および前記一対の冗長ディジ
ット線に夫々対応して設けられ対応する前記一対のディ
ジット線の各々の電位を検出してこの電位状態に応じて
他方のディジット線に電源電位を供給してディジット線
のリーク補償をなすリーク補償手段と、 装置の待機状態時に前記リーク補償手段を非活性化する
制御手段と、 を含むことを特徴とする半導体記憶装置。 - 【請求項４】 前記リーク補償手段は、前記一対のディ
ジット線の各々の電位をゲート入力とし他方のディジッ
ト線を夫々ドレイン出力とする一対のトランジスタから
なり、前記制御手段は、前記一対のトランジスタの両ソ
ースに対して装置の待機状態時にはこれ等トランジスタ
がオフするに十分な電圧を、またそれ以外の期間には電
源電位を供給するよう構成されていることを特徴とする
請求項３記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292635A JPH07122097A (ja) | 1993-10-27 | 1993-10-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292635A JPH07122097A (ja) | 1993-10-27 | 1993-10-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122097A true JPH07122097A (ja) | 1995-05-12 |
Family
ID=17784347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5292635A Pending JPH07122097A (ja) | 1993-10-27 | 1993-10-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396790B1 (ko) * | 2000-10-13 | 2003-09-02 | 주식회사 하이닉스반도체 | 메모리 소자의 쇼트 전류 차단 방법 및 회로 |
| US9177706B2 (en) | 2006-02-28 | 2015-11-03 | Hitachi Industrial Equipment Systems Co., Ltd. | Method of producing an amorphous transformer for electric power supply |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205693A (ja) * | 1989-07-17 | 1991-09-09 | Advanced Micro Devicds Inc | 断続メモリにおいてメモリセルと共に用いるためのバイアス回路 |
| JPH03245400A (ja) * | 1990-02-21 | 1991-10-31 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1993
- 1993-10-27 JP JP5292635A patent/JPH07122097A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205693A (ja) * | 1989-07-17 | 1991-09-09 | Advanced Micro Devicds Inc | 断続メモリにおいてメモリセルと共に用いるためのバイアス回路 |
| JPH03245400A (ja) * | 1990-02-21 | 1991-10-31 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396790B1 (ko) * | 2000-10-13 | 2003-09-02 | 주식회사 하이닉스반도체 | 메모리 소자의 쇼트 전류 차단 방법 및 회로 |
| US9177706B2 (en) | 2006-02-28 | 2015-11-03 | Hitachi Industrial Equipment Systems Co., Ltd. | Method of producing an amorphous transformer for electric power supply |
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