JPH0554693A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ビット線及びワード線間のショートに起因す
る消費電力増大によって歩留りが低下することを防止す
る。 【構成】 電源投入時に、不良アドレス判定回路３０か
ら冗長判定信号ＹＲ及び不良アドレスＡ３０が発生す
る。Ｙアドレスデコーダ２４は、アドレス選択回路３１
からの不良アドレスＡ３０をデコードし、そのデコード
結果をトランスファゲート２３及び冗長ラッチ回路３２
へ与える。これにより、不良ビット線対ＢＬ１ａ，ＢＬ
１ｂ，…に設けられた冗長ラッチ回路３２が選択され、
該冗長ラッチ回路３２によって電源投入期間中、スイッ
チ３３ａ，３３ｂがオフ状態となる。従って、イコライ
ザ２１から不良ビット線対ＢＬ１ａ，ＢＬ１ｂ，…及び
メモリセル１−１を介してワード線ＷＬ１へ流れるリー
ク電流を遮断できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックＲＡＭ
（ランダム・アクセス・メモリ）等の半導体記憶装置、
特にワード線とビット線間のショート（短絡）によって
生じるスタンバイ時（待期時）の消費電力量の増大を抑
制する半導体記憶装置に関するものである。

【０００２】

【従来の技術】従来、この種の半導体記憶装置として
は、例えば図２のようなものがあった。以下、その構成
を図を用いて説明する。図２は、従来の半導体記憶装
置、例えばダイナミックＲＡＭの一構成例を示す要部の
回路図である。

【０００３】この半導体記憶装置は、ロウ・アドレス・
ストローブ信号のような制御信号に基づき活性化される
複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｎと、それら
に交差配置された複数対のビット線対ＢＬ１ａ，ＢＬ１
ｂ，…とを有し、それらの各交差箇所には、複数のメモ
リセル１−１，１−２，…，１−ｎがそれぞれ接続され
ている。各メモリセル１−１〜１−ｎは、ドレインまた
はソースとゲートがビット線対ＢＬ１ａ，ＢＬ１ｂ，…
及びワード線ＷＬ１〜ＷＬｎに接続された電界効果トラ
ンジスタ（ＦＥＴ）１ａと、そのＦＥＴ１ａのソースま
たはドレインと基準電位ＶＲ（例えば、電源電位ＶＣＣ
の１／２・ＶＣＣ）に接続されたキャパシタ１ｂとで、
それぞれ構成されている。

【０００４】この半導体記憶装置には、アクセス用Ｘア
ドレスをデコードしてワード線ＷＬ１，ＷＬ２，…，Ｗ
Ｌｎを選択するためのＸアドレスデコーダ１０が設けら
れている。このＸアドレスデコーダ１０の出力側には、
その出力に基づきワード線ＷＬ１，ＷＬ２，…，ＷＬｎ
を選択、駆動するワード線トライバ１１が接続されると
共に、信号反転用のインバータ１２−１〜１２−ｎが接
続されている。各インバータ１２−１〜１２−ｎの出力
側には、各ワード線ＷＬ１〜ＷＬｎと接地電位ＶＳＳと
の間に接続された各ＦＥＴ１３−１〜１３−ｎのゲート
がそれぞれ接続されている。

【０００５】各ビット線対ＢＬ１ａ，ＢＬ１ｂ，…の一
端には、イコライズ信号ＥＱ１によりオン，オフ動作す
るイコライズ用（均等化用）のＦＥＴ２０がそれぞれ接
続されている。各ビット線対ＢＬ１ａ，ＢＬ１ｂ，…の
他端には、イコライズ信号ＥＱ２により活性化されて該
ビット線対ＢＬ１ａ，ＢＬ１ｂ，…を基準電位ＶＲ（例
えば、電源電位ＶＣＣの１／２・ＶＣＣ）に充電するイ
コライザ２１がそれぞれ接続されている。各イコライザ
２１は、各ビット線対ＢＬ１ａ，ＢＬ１ｂ，…間にそれ
ぞれ直列接続されたＦＥＴ２１ａ，２１ｂで構成され、
そのＦＥＴ２１ａ，２１ｂの接続点が基準電位ＶＲに接
続され、その各ゲートがイコライズ信号ＥＱ２にそれぞ
れ共通接続されている。

【０００６】また、各ビット線対ＢＬ１ａ，ＢＬ１ｂ，
…には、センサアンプ活性化信号ＳＡＮ，ＳＡＰによっ
て活性化され該ビット線対上の電位差を検知・増幅する
センスアンプ２２が接続されると共に、トランスファゲ
ート２３が接続されている。トランスファゲート２３
は、アクセス用ＹアドレスをデコードするＹアドレスデ
コーダ２４の出力により、各ビット線対ＢＬ１ａ，ＢＬ
１ｂ，…と相補的なデータ線ＤＢａ，ＤＢｂとの遮断・
接続を行う回路である。さらにこのトランスファゲート
２３は、論理“Ｈ”または“Ｌ”の冗長判定信号ＹＲが
入力されると、各ビット線対ＢＬ１ａ，ＢＬ１ｂ，…と
データ線ＤＢａ，ＤＢｂとを遮断する機能を有し、ＡＮ
Ｄゲート及びＦＥＴ等で構成されている。

【０００７】次に、動作を説明する。例えば、メモリセ
ル１−１に記憶されたデータ“１”の読出し動作につい
て説明する。

【０００８】スタンバイ時においては、イコライズ信号
ＥＱ１，ＥＱ２が“Ｈ”となっているため、イコライズ
用ＦＥＴ２０がオン状態となり、ビット線ＢＬ１ａとＢ
Ｌ１ｂとが導通状態となり、かつイコライザ２１内のＦ
ＥＴ２１ａ，２１ｂがオン状態となり、ビット線対ＢＬ
１ａ，ＢＬ１ｂに基準電位ＶＲが印加され、該ビット線
対ＢＬ１ａ，ＢＬ１ｂが初期状態に設定される。

【０００９】この初期設定を行う理由は、イコライズ信
号ＥＱ１を“Ｈ”にしてイコライズ用ＦＥＴ２０をオン
状態とするのみでは、ビット線ＢＬ１ａとＢＬ１ｂの電
位が等しくなっても、寄生容量等によってそのビット線
電位が基準電位ＶＲからずれる場合があるため、イコラ
イズ信号ＥＱ２により、基準電位ＶＲを印加してそのず
れを補正するようにしている。

【００１０】イコライズ信号ＥＱ１，ＥＱ２が“Ｌ”に
立下がると、イコライズ用ＦＥＴ２０及び２１ａ，２１
ｂがオフ状態となり、ビット線ＢＬ１ａとＢＬ１ｂとが
切り離される。その後、Ｘアドレスデコーダ１０の出力
により、ＦＥＴ１３−１がオフ状態となると共に、ワー
ド線ドライバ１１でワード線ＷＬ１が“Ｈ”に立上が
る。

【００１１】ワード線ＷＬ１が立上がると、そのワード
線ＷＬ１に接続されたメモリセル１−１，…内のＦＥＴ
１ａがオン状態となり、キャパシタ１ｂに記憶されたデ
ータ“１”がビット線ＢＬ１ａ，…上に出力され、ビッ
ト線対ＢＬ１ａ，ＢＬ１ｂ，…に微小電位差が生じる。
すると、センスアンプ活性化信号ＳＡＮ，ＳＡＰにより
活性化したセンスアンプ２２で、ビット線ＢＬ１ｂ，…
の電位が引き下げられると共に、ビット線ＢＬ１ａ，…
の電位が引き上げられる。

【００１２】このようなセンスアンプ２２の増幅動作に
より、ビット線対ＢＬ１ａ，ＢＬ１ｂ，…の電位差が増
幅されると、Ｙアドレスデコーダ２４が動作し、その出
力によってトランスファゲート２３が選択動作し、ビッ
ト線対ＢＬ１ａ，ＢＬ１ｂとデータ線ＤＢａ，ＤＢｂと
が接続され、該ビット線対ＢＬ１ａ，ＢＬ１ｂ上の増幅
された電位差が、データ線ＤＢａ，ＤＢｂへ出力され、
データの読出しが行われる。

【００１３】その後、イコライズ信号ＥＱ１が“Ｈ”と
なってＦＥＴ２０がオン状態となり、ビット線ＢＬ１ａ
とＢＬ１ｂが接続されて同電位となる。この時、ＦＥＴ
２０をオン状態とするのみでは、ビット線ＢＬ１ａとＢ
Ｌ１ｂとの電位が等しくなっても、基準電位ＶＲからず
れる場合がある。そこで、そのずれを補正するために、
イコライズ信号ＥＱ１の立上がりに同期してイコライズ
信号ＥＱ２も短時間“Ｈ”になり、ビット線ＢＬ１ａ，
ＢＬ１ｂに基準電位ＶＲが印加される。

【００１４】

【発明が解決しようとする課題】しかしながら、上記構
成の装置では、次のような課題があった。スタンバイ状
態では、イコライズ信号ＥＱ１，ＥＱ２が“Ｈ”とな
り、イコライズ用ＦＥＴ２０及びイコライザ２１によっ
てビット線対ＢＬ１ａ，ＢＬ１ｂ，…が基準電位ＶＲに
なっている。そのため、例えばワード線ＷＬ１とビット
線ＢＬ１ａ間がショートした場合、図２の一点鎖線で示
すように、基準電位ＶＲ→イコライザ２１→ビット線Ｂ
Ｌ１ａ→ワード線ＷＬ１→ＦＥＴ１３−１→接地電位Ｖ
ＳＳという経路で、基準電位ＶＲから接地電位ＶＳＳへ
電流Ｉが流れ、スタンバイ時における消費電力が増大し
てしまう。

【００１５】このようにビット線ＢＬ１ａとワード線Ｗ
Ｌ１間にショートが発生すると、それに接続されたメモ
リセル１−１，…が不良メモリセルとなって正確なデー
タのアクセスができなくなる。そこで、通常はこのよう
な不良メモリセルを救済するため、予め複数の冗長ビッ
ト線対及び冗長メモリセルを設けておき、その不良ビッ
ト線対ＢＬ１ａ，ＢＬ１ｂ，…が選択される時には、冗
長ビット線対を選択し、不良ビット線対ＢＬ１ａ，ＢＬ
１ｂ，…と冗長ビット線対の両者を共にセンス動作を行
うが、該不良ビット線対ＢＬ１ａ，ＢＬ１ｂ，…に対し
ては、冗長判定信号ＹＲによってデータ線ＤＢａ，ＤＢ
ｂへのデータの読出しを禁止し、それに代えて冗長ビッ
ト線対のデータを読出すようにしている。

【００１６】ところが、ビット線ＢＬ１ａとワード線Ｗ
Ｌ１間にショートが発生すると、その不良ビット線対Ｂ
Ｌ１ａ，ＢＬ１ｂの動作を規制するわけではないので、
通常、２００μＡ〜１ｍＡ程度の消費電力の増加を引き
起こす。このようなワード線・ビット線間ショートは比
較的発生しやすい不良であり、１６Ｍｂｉｔ、６４Ｍｂ
ｉｔ等のようにダイナミックＲＡＭの集積度が向上する
に連れて発生頻度が高くなる傾向にある。そのため、集
積度の向上によってショート箇所が複数個発生すると、
スタンバイ時における消費電流の規格値（例えば、約１
ｍＡ）を超えてしまい、半導体記憶装置そのものが不良
品となって歩留りが低下する。

【００１７】このような歩留りの低下を防止するため、
前記のような冗長ビット線対及び冗長メモリセルを設け
て不良ビット線対の救済措置をとったとしても、電流Ｉ
の経路が残っている。そのため、冗長回路によって不良
ビット線対の救済措置がとられてメモリセル自体の不良
とはならなくても、ショートにより、消費電流が規格値
オーバとなって半導体記憶装置そのものが不良品扱いと
なって歩留りが低下するという問題があり、それを解決
することが困難であった。

【００１８】本発明は、前記従来技術が持っていた課題
として、ビット線及びワード線間のショートに起因する
消費電力の増大によって歩留りが低下するという点につ
いて解決した半導体記憶装置を提供するものである。

【００１９】

【課題を解決するための手段】本発明は前記課題を解決
するために、互いに交差配置された複数のワード線及び
複数対のビット線対と、前記各ワード線及びビット線対
の交差箇所にそれぞれ接続された複数のメモリセルと、
イコライズ信号により前記各ビット線対をそれぞれ基準
電位にプリチャージする複数のイコライザと、アクセス
用アドレスをデコードして前記ビット線対を選択するア
ドレスデコーダとを、備えた半導体記憶装置において、
次のような手段を設けている。

【００２０】即ち、本発明では、予め格納された不良ア
ドレスデータに基づき、電源投入時に冗長判定信号及び
不良アドレスを出力する不良アドレス判定回路と、前記
電源投入時に前記アクセス用アドレスに代えて前記不良
アドレスを選択し、該不良アドレスをデコード可能な形
で前記アドレスデコーダへ供給するアドレス選択回路と
を、設けている。さらに、前記冗長判定信号及び前記ア
ドレスデコーダの出力に基づき選択されて電源投入期間
中、ラッチ信号を出力する複数の冗長ラッチ回路と、前
記ラッチ信号に基づき前記各イコライザとメモリセル間
の各ビット線対をそれぞれ切り離す複数のスイッチと
が、設けられている。

【００２１】

【作用】本発明によれば、以上のように半導体記憶装置
を構成したので、予め半導体記憶装置のテストによって
不良ビット線対を検出し、その不良アドレスデータを不
良アドレス判定回路に格納しておく。そして、電源が投
入されると、不良アドレス判定回路では、格納された不
良アドレスデータに基づき、冗長判定信号を冗長ラッチ
回路へ出力すると共に、不良アドレスをアドレス選択回
路へ出力する。アドレス選択回路では、電源投入時に、
通常のアクセス用アドレスに代えて不良アドレスを選択
し、該不良アドレスをデコード可能な形でアドレスデコ
ーダへ供給する。

【００２２】アドレスデコーダでは、不良アドレスをデ
コードしてそのデコード結果を冗長ラッチ回路へ供給す
る。すると、不良ビット線対に設けられた冗長ラッチ回
路が選択され、該冗長ラッチ回路から、電源投入期間中
ラッチ信号が出力される。そのため、不良ビット線対に
設けられたスイッチがラッチ信号によりオフ状態とな
り、イコライザとメモリセルとの間の不良ビット線対が
カットオフされ、該イコライザから不良ビット線対を介
してメモリセルへ流れるリーク電流が遮断され、電源投
入期間中における不要な消費電流の増大が防止できる。
従って、前記課題を解決できるのである。

【００２３】

【実施例】図１は、本発明の実施例を示す半導体記憶装
置、例えばダイナミックＲＡＭの要部の回路図であり、
従来の図２中の要素と共通の要素には共通の符号が付さ
れている。

【００２４】この半導体記憶装置では、従来の図２の装
置に、不良アドレス判定回路３０及びアドレス選択回路
３１が設けられると共に、各ビット線対ＢＬ１ａ，ＢＬ
１ｂ，…毎に冗長ラッチ回路３２及びスイッチ用のＦＥ
Ｔ３３ａ，３３ｂがそれぞれ付加されている。

【００２５】不良アドレス判定回路３０は、予め半導体
記憶装置のテストによって検出された不良アドレスデー
タを格納しており、電源投入時に発生する“Ｈ”または
“Ｌ”の不良アドレス発生信号Ａを入力し、該不良アド
レスデータを基に、“Ｈ”または“Ｌ”の冗長判定信号
ＹＲをトランスファゲート２３及び各冗長ラッチ回路３
２へ出力すると共に、不良アドレスＡ３０を発生してア
ドレス選択回路３１へ供給する回路である。アドレス選
択回路３１は、不良アドレス発生信号Ａにより動作し、
電源投入時に入力される不良アドレスＡ３０をＹアドレ
スデコーダ２４でデコード可能なコードに変換し、該Ｙ
アドレスデコーダ２４へ供給すると共に、通常のアクセ
ス時にはＹアドレスＹＡＤを選択してＹアドレスデコー
ダ２４へ供給する回路である。

【００２６】各ビット線対ＢＬ１ａ，ＢＬ１ｂ，…毎に
設けられた冗長ラッチ回路３２は、その入力側が冗長判
定信号ＹＲ及びＹアドレスデコーダ２４の出力側に接続
され、該冗長判定信号ＹＲ及びＹアドレスデコーダ２４
の出力に基づき選択駆動し、電源投入期間中、ラッチ信
号Ｌ３２を出力する回路である。また、各ビット線対Ｂ
Ｌ１ａ，ＢＬ１ｂ，…毎に設けられたスイッチ用のＦＥ
Ｔ３３ａ，３３ｂ，…は、各イコライザ２１とメモリセ
ル１−１，１−２，…，１−ｎとの間の各ビット線対Ｂ
Ｌ１ａ，ＢＬ１ｂ，…に設けられ、ラッチ信号Ｌ３２に
基づき、各イコライザ２１とメモリセル１−１〜１−ｎ
間の各ビット線対ＢＬ１ａ，ＢＬ１ｂ，…をそれぞれ切
り離す機能を有している。

【００２７】次に、動作を説明する。例えば、ワード線
ＷＬ１とビット線ＢＬ１ａとがショートしているとす
る。このショート箇所は、半導体記憶装置のテストによ
り予め検出され、その不良アドレスデータが予め不良ア
ドレス判定回路３０に格納されている。

【００２８】そして、メモリセル１−１に格納されたデ
ータ“１”を読出す場合の動作を以下説明する。

【００２９】データの読出しを行うために半導体記憶装
置の電源を投入すると、該電源投入時に、図示しない回
路によって不良アドレス発生信号Ａが不良アドレス判定
回路３０及びアドレス選択回路３１へ入力される。不良
アドレス判定回路３０では、不良アドレス発生信号Ａが
入力されると、予め格納された不良アドレスデータを基
に、冗長判定信号ＹＲ及び不良アドレスＡ３０を発生
し、該冗長判定信号ＹＲを各ビット線対毎に設けられた
冗長ラッチ回路３２へ供給すると共に、アドレス選択回
路３１へ与える。

【００３０】アドレス選択回路３１では、不良アドレス
発生信号Ａの入力により動作し、不良アドレス判定回路
３０からの不良アドレスＡ３０を、Ｙアドレスデコーダ
２４でデコード可能なコードに変換し、そのコードを該
Ｙアドレスデコーダ２４へ送る。Ｙアドレスデコーダ２
４は、アドレス選択回路３１からのコードをデコード
し、不良ビット線対ＢＬ１ａ，ＢＬ１ｂに設けられた冗
長ラッチ回路３２を選択する。すると、この不良ビット
線対ＢＬ１ａ，ＢＬ１ｂに設けられた冗長ラッチ回路３
２が、電源投入期間中、ラッチ信号Ｌ３２を出力してＦ
ＥＴ３３ａ，３３ｂをオフ状態にする。これにより、不
良ビット線対ＢＬ１ａ，ＢＬ１ｂが遮断され、イコライ
ザ２１からメモリセル１−１、ワード線ＷＬ１、及びＦ
ＥＴ１３−１を介して接地電位ＶＳＳへ流れるリーク電
流Ｉが防止され、該ショートによる消費電力の増加が抑
制される。

【００３１】前記のように不良アドレス発生信号Ａが不
良アドレス判定回路３０へ入力され、該不良アドレス判
定回路３０から冗長判定信号ＹＲが出力されると、その
冗長判定信号ＹＲに基づき、図示しない冗長回路におけ
る冗長ビット線対が選択され、メモリセル１−１に対応
する冗長メモリセル内のデータ“１”が読出されること
になる。

【００３２】通常のアクセス時には、ＸアドレスＸＡＤ
がＸアドレスデコーダ１０に供給れさると共に、Ｙアド
レスＹＡＤがアドレス選択回路３１に供給され、該Ｘア
ドレスデコーダ１０によってＸアドレスＸＡＤがデコー
ドされ、そのデコード結果に基づきワード線ドライバ１
１がワード線ＷＬ１，ＷＬ２，…，ＷＬｎ中のいずれか
一つを選択、駆動する。同時に、ＹアドレスＹＡＤはア
ドレス選択回路３１で選択されてＹアドレスデコーダ２
４へ送られ、該Ｙアドレスデコーダ２４によっていずれ
か１つのビット線対ＢＬ１ａ，ＢＬ１ｂ，…が選択さ
れ、その選択されたビット線対ＢＬ１ａ，ＢＬ１ｂ，…
上のセンサアンプ２２で検知・増幅された読出しデータ
が、トランスファゲート２３を介してデータ線ＤＢａ，
ＤＢｂへ出力される。

【００３３】以上のように、本実施例では、電源投入
時、冗長判定信号ＹＲ及びＹアドレスデコーダ２４の出
力により、不良ビット線対ＢＬ１ａ，ＢＬ１ｂ，…に設
けられた冗長ラッチ回路３２を選択し、電源投入期間
中、その冗長ラッチ回路３２からラッチ信号Ｌ３２を出
力し、ＦＥＴ３３ａ，３３ｂをオフ状態にして不良ビッ
ト線対ＢＬ１ａ，ＢＬ１ｂをカットオフする。これによ
り、ショート箇所が発生したビット線ＢＬ１ａ，ＢＬ１
ｂ，…からワード線ＷＬ１〜ＷＬｎへのリーク電流Ｉを
遮断でき、ワード線及びビット線間のショートにより発
生する消費電流の増大を抑制し、歩留りの向上が図れ
る。

【００３４】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１のアドレス選択回路３１では、不良アドレ
ス判定回路３０からの不良アドレスＡ３０を、Ｙアドレ
スデコーダ２４でデコード可能なコードに変換した後、
該Ｙアドレスデコーダ２４へ供給する構成にしたが、不
良アドレス判定回路３０から、Ｙアドレスデコーダ２４
でデコード可能なコード化された不良アドレスＡ３０を
出力してアドレス選択回路３１へ供給し、該アドレス選
択回路３１では単に不良アドレスＡ３０を選択してＹア
ドレスデコーダ２４へ供給する構成にしてもよい。

【００３５】また、アドレス選択回路３１は、不良アド
レス発生信号Ａを入力して切り換え動作を行うようにし
たが、不良アドレスＡ３０の入力により、該不良アドレ
スＡ３０を選択してＹアドレスデコーダ２４へ供給する
構成に代えてもよい。

【００３６】（ｂ） 不良ビット線対をカットオフする
ＦＥＴ３３ａ，３３ｂ，…は、他のトランジスタ等を用
いたスイッチで構成してもよい。

【００３７】（ｃ） 図１では、全て正論理で動作する
構成になっているが、トランジスタの極性や電源の極性
を代えることにより、負論理の回路構成や、あるいは正
論理と負論理を組合せた回路構成にしても、上記実施例
と同様の作用、効果が得られる。また、メモリセル１−
１，１−２，…，１−ｎは、１トランジスタ型のセルで
構成にしたが、これは２トランジスタ型等の他の回路で
構成してもよい。

【００３８】

【発明の効果】以上詳細に説明したように、予め不良ア
ドレス判定回路に格納された不良アドレスデータを基
に、電源投入時、不良ビット線対に設けられた冗長ラッ
チ回路を選択し、電源投入期間中、該不良ビット線対を
スイッチでカットオフするようにしている。そのため、
ワード線及びビット線間ショートの発生時に、イコライ
ザから不良ビット線対及びメモリセルを介してワード線
へ流れるリーク電流を防止でき、スタンバイ時における
消費電力量の規格値オーバによる不良発生を的確に防止
でき、不良品の発生を抑えた歩留りの高い半導体記憶装
置を提供できる。

【図面の簡単な説明】

【図１】本発明の実施例を示す半導体記憶装置の要部の
回路図である。

【図２】従来の半導体記憶装置の要部を示す回路図であ
る。

【符号の説明】

１−１，１−２，…，１−ｎ メモリセル １０ Ｘアドレスデコーダ ２１ イコライザ ２２ センスアンプ ２３ トランスファゲート ２４ Ｙアドレスデコーダ ３０ 不良アドレス判定回
路 ３１ アドレス選択回路 ３２ 冗長ラッチ回路 ３３ａ，３３ｂ ＦＥＴ（スイッチ） ＢＬ１ａ，ＢＬ１ｂ ビット線 ＷＬ１〜ＷＬｎ ワード線 ＥＱ１，ＥＱ２ イコライズ信号 Ａ 不良アドレス発生信
号 Ａ３０ 不良アドレス ＸＡＤ Ｘアドレス ＹＡＤ Ｙアドレス ＹＲ 冗長判定信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 互いに交差配置された複数のワード線及
   び複数対のビット線対と、前記各ワード線及びビット線
   対の交差箇所にそれぞれ接続された複数のメモリセル
   と、イコライズ信号により前記各ビット線対をそれぞれ
   基準電位にプリチャージする複数のイコライザと、アク
   セス用アドレスをデコードして前記ビット線対を選択す
   るアドレスデコーダとを、備えた半導体記憶装置におい
   て、 予め格納された不良アドレスデータに基づき、電源投入
   時に冗長判定信号及び不良アドレスを出力する不良アド
   レス判定回路と、 前記電源投入時に前記アクセス用アドレスに代えて前記
   不良アドレスを選択し、該不良アドレスをデコード可能
   な形で前記アドレスデコーダへ供給するアドレス選択回
   路と、 前記冗長判定信号及び前記アドレスデコーダの出力に基
   づき選択されて電源投入期間中、ラッチ信号を出力する
   複数の冗長ラッチ回路と、 前記ラッチ信号に基づき前記各イコライザとメモリセル
   間の各ビット線対をそれぞれ切り離す複数のスイッチと
   を、 設けたことを特徴とする半導体記憶装置。