JPH07105145B2 - センス回路 - Google Patents
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- JPH07105145B2 JPH07105145B2 JP1188300A JP18830089A JPH07105145B2 JP H07105145 B2 JPH07105145 B2 JP H07105145B2 JP 1188300 A JP1188300 A JP 1188300A JP 18830089 A JP18830089 A JP 18830089A JP H07105145 B2 JPH07105145 B2 JP H07105145B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はセンス回路に関するもので、特に半導体記憶
装置におけるメモリセルから読み出された微小な電位差
を増幅するセンスアンプとして使用されるものである。
装置におけるメモリセルから読み出された微小な電位差
を増幅するセンスアンプとして使用されるものである。
（従来の技術） 従来、この種のセンス回路は、例えば第７図に示すよう
に構成されている。このセンス回路は、CMOSカレントミ
ラー型センスアンプとして良く知られたもので、カレン
トミラー回路を構成するＰチャネル型MOS FET Q1,Q2、
Ｎチャネル型の差動入力MOS FET Q3,Q4、及び電流源と
して働くＮチャネル型MOS FET Q5から構成されている。
すなわち、上記MOS FET Q1のソースは電源電圧Vccが印
加される電源端子11に接続され、ゲート及びドレインは
共にMOS FET Q3のドレインに接続される。上記MOS FET
Q2のソースは上記電源端子11に、ゲートは上記MOS FET
Q1のゲートに、ドレインはMOS FET Q4のドレイン及び出
力端子12にそれぞれ接続される。上記MOS FET Q3のゲー
トは入力端子13-1に、ソースは上記MOS FET Q4のソース
にそれぞれ接続されており、上記MOS FET Q4のゲートは
入力端子13-2に接続される。上記入力端子13-1,13-2に
は、差動入力信号が供給される。そして、上記MOS FET
Q3,Q4のソース共通接続点と接地点Vss点Vss間に、セン
ス回路活性化信号SAで導通制御されるMOS FET Q5が接続
される。なお、上記MOS FET Q1,Q3のコンダクタンスの
比と、上記MOS FET Q2,Q4のコンダクタンスの比は等し
くなるように設定されている。
に構成されている。このセンス回路は、CMOSカレントミ
ラー型センスアンプとして良く知られたもので、カレン
トミラー回路を構成するＰチャネル型MOS FET Q1,Q2、
Ｎチャネル型の差動入力MOS FET Q3,Q4、及び電流源と
して働くＮチャネル型MOS FET Q5から構成されている。
すなわち、上記MOS FET Q1のソースは電源電圧Vccが印
加される電源端子11に接続され、ゲート及びドレインは
共にMOS FET Q3のドレインに接続される。上記MOS FET
Q2のソースは上記電源端子11に、ゲートは上記MOS FET
Q1のゲートに、ドレインはMOS FET Q4のドレイン及び出
力端子12にそれぞれ接続される。上記MOS FET Q3のゲー
トは入力端子13-1に、ソースは上記MOS FET Q4のソース
にそれぞれ接続されており、上記MOS FET Q4のゲートは
入力端子13-2に接続される。上記入力端子13-1,13-2に
は、差動入力信号が供給される。そして、上記MOS FET
Q3,Q4のソース共通接続点と接地点Vss点Vss間に、セン
ス回路活性化信号SAで導通制御されるMOS FET Q5が接続
される。なお、上記MOS FET Q1,Q3のコンダクタンスの
比と、上記MOS FET Q2,Q4のコンダクタンスの比は等し
くなるように設定されている。
次に、上記のような構成において動作を説明する。セン
ス回路活性化信号SAがハイレベル（MOS FET Q5の閾値電
圧より高い電位）の時はMOS FET Q5がオン状態となって
センス回路が活性状態となり、ロウレベル（MOS FET Q5
の閾値電圧より低い電位）のときにはセンス回路は非活
性状態となる。信号SAがハイレベルの状態で上記入力端
子13-1,13-2の電位を、MOS FET Q3〜Q5の閾値電圧より
も高い電位に設定することによって、MOS FET Q1,Q3,Q5
が全て導通状態となり、MOS FET Q1のソース，ドレイン
間にバイアス電流が流れると共に、MOS FET Q1のドレイ
ン、すなわちMOS FET Q2のゲートは中間電位にバイアス
される。一方、上記出力端子12の電位は、上述したよう
にMOS FET Q2,Q4のコンダクタンスの比がMOS FET Q1,Q3
のコンダクタンスの比と等しく設定されているため、入
力端子13-2の電位が入力端子13-1の電位と等しいときは
MOS FET Q2のゲートバイアス電位と等しい電位となる。
また、この出力端子12の電位は、入力端子13-2の電位が
入力端子13-1の電位より高いときはMOS FET Q2のゲート
バイアス電位より低い電位となり、入力端子13-2の電位
が入力端子13-1の電位より低いときはMOS FET Q2のゲー
トバイアス電位より高い電位となる。
ス回路活性化信号SAがハイレベル（MOS FET Q5の閾値電
圧より高い電位）の時はMOS FET Q5がオン状態となって
センス回路が活性状態となり、ロウレベル（MOS FET Q5
の閾値電圧より低い電位）のときにはセンス回路は非活
性状態となる。信号SAがハイレベルの状態で上記入力端
子13-1,13-2の電位を、MOS FET Q3〜Q5の閾値電圧より
も高い電位に設定することによって、MOS FET Q1,Q3,Q5
が全て導通状態となり、MOS FET Q1のソース，ドレイン
間にバイアス電流が流れると共に、MOS FET Q1のドレイ
ン、すなわちMOS FET Q2のゲートは中間電位にバイアス
される。一方、上記出力端子12の電位は、上述したよう
にMOS FET Q2,Q4のコンダクタンスの比がMOS FET Q1,Q3
のコンダクタンスの比と等しく設定されているため、入
力端子13-2の電位が入力端子13-1の電位と等しいときは
MOS FET Q2のゲートバイアス電位と等しい電位となる。
また、この出力端子12の電位は、入力端子13-2の電位が
入力端子13-1の電位より高いときはMOS FET Q2のゲート
バイアス電位より低い電位となり、入力端子13-2の電位
が入力端子13-1の電位より低いときはMOS FET Q2のゲー
トバイアス電位より高い電位となる。
第８図は、従来のセンス回路の他の構成例を示してい
る。この回路は、上記第７図の回路構成に加えて、MOS
FET Q3,Q4のソース共通接続点とMOS FET Q5のドレイン
との間に、Ｎチャネル型MOS FET Q6のドレイン，ソース
をそれぞれ接続して設けたものである。そして、このMO
S FET Q6のゲートを上記MOS FET Q1,Q2のゲート共通接
続点に接続している。
る。この回路は、上記第７図の回路構成に加えて、MOS
FET Q3,Q4のソース共通接続点とMOS FET Q5のドレイン
との間に、Ｎチャネル型MOS FET Q6のドレイン，ソース
をそれぞれ接続して設けたものである。そして、このMO
S FET Q6のゲートを上記MOS FET Q1,Q2のゲート共通接
続点に接続している。
上記のような構成において、MOS FET Q2のゲートは上述
したように中間電位でバイアスされ、MOS FET Q6のゲー
トにも上記中間電位が印加される。これによって、MOS
FET Q6が五極管動作を行なうので、入力端子13-1,13-2
に供給される差動入力信号の高低に拘らず同じ電流特性
が得られる。従って、電流供給能力を一定にでき、上記
第７図の回路よりも動作特性の安定化が図れる。
したように中間電位でバイアスされ、MOS FET Q6のゲー
トにも上記中間電位が印加される。これによって、MOS
FET Q6が五極管動作を行なうので、入力端子13-1,13-2
に供給される差動入力信号の高低に拘らず同じ電流特性
が得られる。従って、電流供給能力を一定にでき、上記
第７図の回路よりも動作特性の安定化が図れる。
しかしながら、上記第７図及び第８図に示したような回
路構成では、活性状態において常にほぼ一定のバイアス
電流が流れるため消費電力が多くなる。そこで、消費電
力を削減しようとすると、出力端子12に接続される負荷
を駆動する能力が低下する欠点がある。
路構成では、活性状態において常にほぼ一定のバイアス
電流が流れるため消費電力が多くなる。そこで、消費電
力を削減しようとすると、出力端子12に接続される負荷
を駆動する能力が低下する欠点がある。
（発明が解決しようとする課題） 上述したように従来のセンス回路では、活性状態におい
て常にほぼ一定のバイアス電流が流れるため消費電力が
多くなる欠点がある。消費電力を減少させようとする
と、出力端子に接続される負荷を駆動する能力が低下す
る。
て常にほぼ一定のバイアス電流が流れるため消費電力が
多くなる欠点がある。消費電力を減少させようとする
と、出力端子に接続される負荷を駆動する能力が低下す
る。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、駆動能力を低下させることな
く消費電力を削減できるセンス回路を提供することであ
る。
その目的とするところは、駆動能力を低下させることな
く消費電力を削減できるセンス回路を提供することであ
る。
［発明の構成］ （課題を解決するための手段） この発明の請求項１に記載したセンス回路は、電流通路
の一端が共通接続され、差動入力信号が供給されて導通
制御される第１導電型の一対の第1,第２トランジスタ
と、電流通路が前記第１トランジスタの電流通路の他端
と第１の電位供給源間に接続された第２導電型の第３ト
ランジスタと、電流通路が前記第２トランジスタの電流
通路の他端と前記第１の電位供給源間に接続され、ゲー
トが前記第1,第３トランジスタの接続点及び前記第３ト
ランジスタのゲートに接続された第２導電型の第４トラ
ンジスタと、電流通路の一端が共通接続され、前記差動
入力信号が供給されて導通制御される第１導電型の一対
の第5,第６トランジスタと、電流通路が前記第５トラン
ジスタの電流通路の他端と前記第１の電位供給源間に接
続された第２導電型の第７トランジスタと、電流通路が
前記第６トランジスタの電流通路の他端と前記第１の電
位供給源間に接続され、ゲートが前記第5,第７トランジ
スタの接続点及び前記第７トランジスタのゲートに接続
された第２導電型の第８トランジスタと、電流通路の一
端が第２の電位供給源に接続され、電流源として働く第
１導電型の第９トランジスタと、電流通路が前記第1,第
２トランジスタの電流通路の一端側共通接続点と前記第
９トランジスタの電流通路の他端との間に直列接続さ
れ、ゲートが前記第６トランジスタと前記第８トランジ
スタとの接続点及び前記第２トランジスタと前記第４ト
ランジスタとの接続点にそれぞれ接続された第１導電型
の第10,第11トランジスタと、電流通路の一端が第２の
電位供給源に接続され、電流源として働く第１導電型の
第12トランジスタと、電流通路が前記第5,第６トランジ
スタの電流通路の一端側共通接続点と前記第12トランジ
スタの電流通路の他端との間に直列接続され、ゲートが
前記第２トランジスタと前記第４トランジスタとの接続
点及び前記第６トランジスタと前記第８トランジスタと
の接続点にそれぞれ接続された第１導電型の第13,第14
トランジスタとを具備し、前記第２トランジスタと前記
第４トランジスタとの接続点、及び前記第６トランジス
タと前記第８トランジスタとの接続点から差動増幅信号
を出力することを特徴としている。
の一端が共通接続され、差動入力信号が供給されて導通
制御される第１導電型の一対の第1,第２トランジスタ
と、電流通路が前記第１トランジスタの電流通路の他端
と第１の電位供給源間に接続された第２導電型の第３ト
ランジスタと、電流通路が前記第２トランジスタの電流
通路の他端と前記第１の電位供給源間に接続され、ゲー
トが前記第1,第３トランジスタの接続点及び前記第３ト
ランジスタのゲートに接続された第２導電型の第４トラ
ンジスタと、電流通路の一端が共通接続され、前記差動
入力信号が供給されて導通制御される第１導電型の一対
の第5,第６トランジスタと、電流通路が前記第５トラン
ジスタの電流通路の他端と前記第１の電位供給源間に接
続された第２導電型の第７トランジスタと、電流通路が
前記第６トランジスタの電流通路の他端と前記第１の電
位供給源間に接続され、ゲートが前記第5,第７トランジ
スタの接続点及び前記第７トランジスタのゲートに接続
された第２導電型の第８トランジスタと、電流通路の一
端が第２の電位供給源に接続され、電流源として働く第
１導電型の第９トランジスタと、電流通路が前記第1,第
２トランジスタの電流通路の一端側共通接続点と前記第
９トランジスタの電流通路の他端との間に直列接続さ
れ、ゲートが前記第６トランジスタと前記第８トランジ
スタとの接続点及び前記第２トランジスタと前記第４ト
ランジスタとの接続点にそれぞれ接続された第１導電型
の第10,第11トランジスタと、電流通路の一端が第２の
電位供給源に接続され、電流源として働く第１導電型の
第12トランジスタと、電流通路が前記第5,第６トランジ
スタの電流通路の一端側共通接続点と前記第12トランジ
スタの電流通路の他端との間に直列接続され、ゲートが
前記第２トランジスタと前記第４トランジスタとの接続
点及び前記第６トランジスタと前記第８トランジスタと
の接続点にそれぞれ接続された第１導電型の第13,第14
トランジスタとを具備し、前記第２トランジスタと前記
第４トランジスタとの接続点、及び前記第６トランジス
タと前記第８トランジスタとの接続点から差動増幅信号
を出力することを特徴としている。
また、この発明の請求項２に記載したセンス回路は、電
流通路の一端が共通接続され、差動入力信号が供給され
て導通制御される第１導電型の一対の第1,第２トランジ
スタと、電流通路が前記第１トランジスタの電流通路の
他端と第１の電位供給源間に接続された第２導電型の第
３トランジスタと、電流通路が前記第２トランジスタの
電流通路の他端と前記第１の電位供給源間に接続され、
ゲートが前記第1,第３トランジスタの接続点及び前記第
３トランジスタのゲートに接続された第２導電型の第４
トランジスタと、電流通路の一端が前記第1,第２トラン
ジスタの電流通路の一端側共通接続点に共通接続され、
前記差動入力信号が供給されて導通制御される第１導電
型の一対の第5,第６トランジスタと、電流通路が前記第
５トランジスタの電流通路の他端と前記第１の電位供給
源間に接続された第２導電型の第７トランジスタと、電
流通路が前記第６トランジスタの電流通路の他端と前記
第１の電位供給源間に接続され、ゲートが前記第5,第７
トランジスタの接続点及び前記第７トランジスタのゲー
トに接続された第２導電型の第８トランジスタと、電流
通路の一端が第２の電位供給源に接続され、電流源とし
て働く第１導電型の第９トランジスタと、電流通路が前
記第1,第2,第5,第６トランジスタの電流通路の一端側共
通接続点と前記第９トランジスタの電流通路の他端との
間に直列接続され、ゲートが前記第６トランジスタと前
記第８トランジスタとの接続点及び前記第２トランジス
タと前記第４トランジスタとの接続点にそれぞれ接続さ
れた第１導電型の第10,第11トランジスタと、電流通路
の一端が第２の電位供給源に接続され、電流源として働
く第１導電型の第12トランジスタと、電流通路が前記第
1,第2,第5,第６トランジスタの電流通路の一端側共通接
続点と前記第12トランジスタの電流通路の他端との間に
直列接続され、ゲートが前記第２トランジスタと前記第
４トランジスタとの接続点及び前記第６トランジスタと
前記第８トランジスタとの接続点にそれぞれ接続された
第１導電型の第13,第14トランジスタとを具備し、前記
第２トランジスタと前記第４トランジスタとの接続点、
及び前記第６トランジスタと前記第８トランジスタとの
接続点から差動増幅信号を出力することを特徴としてい
る。
流通路の一端が共通接続され、差動入力信号が供給され
て導通制御される第１導電型の一対の第1,第２トランジ
スタと、電流通路が前記第１トランジスタの電流通路の
他端と第１の電位供給源間に接続された第２導電型の第
３トランジスタと、電流通路が前記第２トランジスタの
電流通路の他端と前記第１の電位供給源間に接続され、
ゲートが前記第1,第３トランジスタの接続点及び前記第
３トランジスタのゲートに接続された第２導電型の第４
トランジスタと、電流通路の一端が前記第1,第２トラン
ジスタの電流通路の一端側共通接続点に共通接続され、
前記差動入力信号が供給されて導通制御される第１導電
型の一対の第5,第６トランジスタと、電流通路が前記第
５トランジスタの電流通路の他端と前記第１の電位供給
源間に接続された第２導電型の第７トランジスタと、電
流通路が前記第６トランジスタの電流通路の他端と前記
第１の電位供給源間に接続され、ゲートが前記第5,第７
トランジスタの接続点及び前記第７トランジスタのゲー
トに接続された第２導電型の第８トランジスタと、電流
通路の一端が第２の電位供給源に接続され、電流源とし
て働く第１導電型の第９トランジスタと、電流通路が前
記第1,第2,第5,第６トランジスタの電流通路の一端側共
通接続点と前記第９トランジスタの電流通路の他端との
間に直列接続され、ゲートが前記第６トランジスタと前
記第８トランジスタとの接続点及び前記第２トランジス
タと前記第４トランジスタとの接続点にそれぞれ接続さ
れた第１導電型の第10,第11トランジスタと、電流通路
の一端が第２の電位供給源に接続され、電流源として働
く第１導電型の第12トランジスタと、電流通路が前記第
1,第2,第5,第６トランジスタの電流通路の一端側共通接
続点と前記第12トランジスタの電流通路の他端との間に
直列接続され、ゲートが前記第２トランジスタと前記第
４トランジスタとの接続点及び前記第６トランジスタと
前記第８トランジスタとの接続点にそれぞれ接続された
第１導電型の第13,第14トランジスタとを具備し、前記
第２トランジスタと前記第４トランジスタとの接続点、
及び前記第６トランジスタと前記第８トランジスタとの
接続点から差動増幅信号を出力することを特徴としてい
る。
請求項１または２において、前記第９トランジスタ及び
前記第12トランジスタはそれぞれ、センス回路活性化信
号の有意レベルに応答して導通することを特徴とする。
前記第12トランジスタはそれぞれ、センス回路活性化信
号の有意レベルに応答して導通することを特徴とする。
請求項１ないし３いずれか１つの項において、センス動
作の開始時に、前記第１トランジスタと前記第３トラン
ジスタとの接続点の電位、前記第２トランジスタと前記
第４トランジスタとの接続点の電位、前記第５トランジ
スタと前記第７トランジスタとの接続点の電位、及び前
記第６トランジスタと前記第８トランジスタとの接続点
の電位を一定の電位に初期化する所期化手段を更に具備
することを特徴とする。
作の開始時に、前記第１トランジスタと前記第３トラン
ジスタとの接続点の電位、前記第２トランジスタと前記
第４トランジスタとの接続点の電位、前記第５トランジ
スタと前記第７トランジスタとの接続点の電位、及び前
記第６トランジスタと前記第８トランジスタとの接続点
の電位を一定の電位に初期化する所期化手段を更に具備
することを特徴とする。
請求項４において、前記初期化手段は、電流通路が前記
第1,第３トランジスタの接続点と前記第2,第４トランジ
スタの接続点間に接続され、センス回路初期化信号で導
通制御される第２導電型の第15トランジスタと、電流通
路が前記第2,第４トランジスタの接続点と前記第6,第８
トランジスタの接続点間に接続され、前記センス回路初
期化信号で導通制御される第２導電型の第16トランジス
タと、電流通路が前記第6,第８トランジスタの接続点と
前記第5,第７トランジスタの接続点間に接続され、前記
センス回路初期化信号で導通制御される第２導電型の第
17トランジスタとを備えることを特徴とする。
第1,第３トランジスタの接続点と前記第2,第４トランジ
スタの接続点間に接続され、センス回路初期化信号で導
通制御される第２導電型の第15トランジスタと、電流通
路が前記第2,第４トランジスタの接続点と前記第6,第８
トランジスタの接続点間に接続され、前記センス回路初
期化信号で導通制御される第２導電型の第16トランジス
タと、電流通路が前記第6,第８トランジスタの接続点と
前記第5,第７トランジスタの接続点間に接続され、前記
センス回路初期化信号で導通制御される第２導電型の第
17トランジスタとを備えることを特徴とする。
この発明の請求項６に記載したセンス回路は、電流通路
の一端が共通接続され、差動入力信号が供給されて導通
制御される第１導電型の一対の第1,第２トランジスタ
と、電流通路が前記第１トランジスタの電流通路の他端
と第１の電位供給源間に接続された第２導電型の第３ト
ランジスタと、電流通路が前記第２トランジスタの電流
通路の他端と前記第１の電位供給源間に接続され、ゲー
トが前記第1,第３トランジスタの接続点及び前記第３ト
ランジスタのゲートに接続された第２導電型の第４トラ
ンジスタと、電流通路の一端が前記第1,第２トランジス
タの電流通路の一端側共通接続点に共通接続され、前記
差動入力信号が供給されて導通制御される第１導電型の
一対の第5,第６トランジスタと、電流通路が前記第５ト
ランジスタの電流通路の他端と前記第１の電位供給源間
に接続された第２導電型の第７トランジスタと、電流通
路が前記第６トランジスタの電流通路の他端と前記第１
の電位供給源間に接続され、ゲートが前記第5,第７トラ
ンジスタの接続点及び前記第７トランジスタのゲートに
接続された第２導電型の第８トランジスタと、電流通路
の一端が前記第2,第４トランジスタの接続点に接続さ
れ、他端が前記第１の電位供給源に接続され、センス回
路活性化信号で導通制御される第２導電型の第９トラン
ジスタと、電流通路の一端が前記第6,第８トランジスタ
の接続点に接続され、他端が前記第１の電位供給源に接
続され、前記センス回路活性化信号で導通制御される第
２導電型の第10トランジスタと、電流通路の一端が第２
の電位供給源に接続され、前記センス回路活性化信号で
導通制御される第１導電型の第11トランジスタと、電流
通路が前記第1,第2,第5,第６トランジスタの電流通路の
一端側共通接続点と前記第11トランジスタの電流通路の
他端との間に並列接続され、ゲートが前記第２トランジ
スタと前記第４トランジスタとの接続点及び前記第６ト
ランジスタと前記第８トランジスタとの接続点にそれぞ
れ接続された第１導電型の第12,第13トランジスタとを
具備し、前記第２トランジスタと前記第４トランジスタ
との接続点、及び前記第６トランジスタと前記第８トラ
ンジスタとの接続点から差動増幅信号を出力することを
特徴としている。
の一端が共通接続され、差動入力信号が供給されて導通
制御される第１導電型の一対の第1,第２トランジスタ
と、電流通路が前記第１トランジスタの電流通路の他端
と第１の電位供給源間に接続された第２導電型の第３ト
ランジスタと、電流通路が前記第２トランジスタの電流
通路の他端と前記第１の電位供給源間に接続され、ゲー
トが前記第1,第３トランジスタの接続点及び前記第３ト
ランジスタのゲートに接続された第２導電型の第４トラ
ンジスタと、電流通路の一端が前記第1,第２トランジス
タの電流通路の一端側共通接続点に共通接続され、前記
差動入力信号が供給されて導通制御される第１導電型の
一対の第5,第６トランジスタと、電流通路が前記第５ト
ランジスタの電流通路の他端と前記第１の電位供給源間
に接続された第２導電型の第７トランジスタと、電流通
路が前記第６トランジスタの電流通路の他端と前記第１
の電位供給源間に接続され、ゲートが前記第5,第７トラ
ンジスタの接続点及び前記第７トランジスタのゲートに
接続された第２導電型の第８トランジスタと、電流通路
の一端が前記第2,第４トランジスタの接続点に接続さ
れ、他端が前記第１の電位供給源に接続され、センス回
路活性化信号で導通制御される第２導電型の第９トラン
ジスタと、電流通路の一端が前記第6,第８トランジスタ
の接続点に接続され、他端が前記第１の電位供給源に接
続され、前記センス回路活性化信号で導通制御される第
２導電型の第10トランジスタと、電流通路の一端が第２
の電位供給源に接続され、前記センス回路活性化信号で
導通制御される第１導電型の第11トランジスタと、電流
通路が前記第1,第2,第5,第６トランジスタの電流通路の
一端側共通接続点と前記第11トランジスタの電流通路の
他端との間に並列接続され、ゲートが前記第２トランジ
スタと前記第４トランジスタとの接続点及び前記第６ト
ランジスタと前記第８トランジスタとの接続点にそれぞ
れ接続された第１導電型の第12,第13トランジスタとを
具備し、前記第２トランジスタと前記第４トランジスタ
との接続点、及び前記第６トランジスタと前記第８トラ
ンジスタとの接続点から差動増幅信号を出力することを
特徴としている。
更に、この発明の請求項７に記載したセンス回路は、電
流通路の一端が共通接続され、差動入力信号が供給され
て導通制御される第１導電型の一対の第1,第２トランジ
スタと、電流通路が前記第１トランジスタの電流通路の
他端と第１の電位供給源間に接続された第２導電型の第
３トランジスタと、電流通路が前記第２トランジスタの
電流通路の他端と前記第１の電位供給源間に接続され、
ゲートが前記第1,第３トランジスタの接続点及び前記第
３トランジスタのゲートに接続された第２導電型の第４
トランジスタと、電流通路の一端が前記第2,第４トラン
ジスタの接続点に接続され、他端が前記第１の電位供給
源に接続され、センス回路活性化信号で導通制御される
第２導電型の第５トランジスタと、電流通路の一端が第
２の電位供給源に接続され、前記センス回路活性化信号
で導通制御される第１導電型の第６トランジスタと、電
流通路が前記第1,第２トランジスタの電流通路の一端側
共通接続点と前記第６トランジスタの電流通路の他端と
の間に接続され、ゲートが前記第２トランジスタと前記
第４トランジスタとの接続点に接続された第１導電型の
第７トランジスタとを具備し、前記第２トランジスタと
前記第４トランジスタとの接続点から増幅信号を出力す
ることを特徴としている。
流通路の一端が共通接続され、差動入力信号が供給され
て導通制御される第１導電型の一対の第1,第２トランジ
スタと、電流通路が前記第１トランジスタの電流通路の
他端と第１の電位供給源間に接続された第２導電型の第
３トランジスタと、電流通路が前記第２トランジスタの
電流通路の他端と前記第１の電位供給源間に接続され、
ゲートが前記第1,第３トランジスタの接続点及び前記第
３トランジスタのゲートに接続された第２導電型の第４
トランジスタと、電流通路の一端が前記第2,第４トラン
ジスタの接続点に接続され、他端が前記第１の電位供給
源に接続され、センス回路活性化信号で導通制御される
第２導電型の第５トランジスタと、電流通路の一端が第
２の電位供給源に接続され、前記センス回路活性化信号
で導通制御される第１導電型の第６トランジスタと、電
流通路が前記第1,第２トランジスタの電流通路の一端側
共通接続点と前記第６トランジスタの電流通路の他端と
の間に接続され、ゲートが前記第２トランジスタと前記
第４トランジスタとの接続点に接続された第１導電型の
第７トランジスタとを具備し、前記第２トランジスタと
前記第４トランジスタとの接続点から増幅信号を出力す
ることを特徴としている。
（作用） 請求項１及び２の構成では、２つのカレントミラー型セ
ンスアンプの出力が確定した時点で、第10,第11トラン
ジスタの一方、及び第13,第14トランジスタの一方の等
価抵抗が増大するので、両カレントミラー型センスアン
プの消費電流が減少する。出力が確定するまでの期間
は、上記第10,第11,第13,第14トランジスタの等価抵抗
は低いので、駆動能力が低下することはない。
ンスアンプの出力が確定した時点で、第10,第11トラン
ジスタの一方、及び第13,第14トランジスタの一方の等
価抵抗が増大するので、両カレントミラー型センスアン
プの消費電流が減少する。出力が確定するまでの期間
は、上記第10,第11,第13,第14トランジスタの等価抵抗
は低いので、駆動能力が低下することはない。
請求項６及び７の構成では、センス回路の非活性化時に
出力端子を第9,第10トランジスタ（請求項６の場合）ま
たは第５トランジスタ（請求項７の場合）でプリチャー
ジしておき、センス動作の開始によって上記プリチャー
ジした電位を差動入力信号に応じてディスチャージし、
この出力端子の電位低下でバイアス電流を低減するよう
にしているので、消費電力が削減できる。
出力端子を第9,第10トランジスタ（請求項６の場合）ま
たは第５トランジスタ（請求項７の場合）でプリチャー
ジしておき、センス動作の開始によって上記プリチャー
ジした電位を差動入力信号に応じてディスチャージし、
この出力端子の電位低下でバイアス電流を低減するよう
にしているので、消費電力が削減できる。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図はこの発明の第１の実施例に係わるセンス
回路を示すもので、このセンス回路は差動入力信号が供
給される第1,第２のCMOSカレントミラー型センスアンプ
14,15、上記センスアンプ14,15の差動出力信号が供給さ
れ、これらのセンスアンプ14,15のバイアス電流を制御
するバイアス電流制御回路16、及び上記センスアンプ1
4,15と上記バイアス電流制御回路16を初期化するための
初期化回路17から構成されている。上記第１のCMOSカレ
ントミラー型センスアンプ14は、カレントミラー回路を
構成するＰチャネル型MOS FET Q7,Q8、Ｎチャネル型の
差動入力MOS FET Q9,Q10、及び電流源として働くＮチャ
ネル型MOS FET Q11とから構成されている。上記第２のC
MOSカレントミラー型センスアンプ15は、カレントミラ
ー回路を構成するＰチャネル型MOS FET Q12,Q13、Ｎチ
ャネル型の差動入力MOS FET Q14,Q15、及び電流源とし
て働くＮチャネル型MOS FET Q16とから構成される。ま
た、バイアス電流制御回路16はＮチャネル型MOS FET Q2
0〜Q23から構成され、初期化回路17はＰチャネル型MOS
FET Q17〜Q19から構成される。
する。第１図はこの発明の第１の実施例に係わるセンス
回路を示すもので、このセンス回路は差動入力信号が供
給される第1,第２のCMOSカレントミラー型センスアンプ
14,15、上記センスアンプ14,15の差動出力信号が供給さ
れ、これらのセンスアンプ14,15のバイアス電流を制御
するバイアス電流制御回路16、及び上記センスアンプ1
4,15と上記バイアス電流制御回路16を初期化するための
初期化回路17から構成されている。上記第１のCMOSカレ
ントミラー型センスアンプ14は、カレントミラー回路を
構成するＰチャネル型MOS FET Q7,Q8、Ｎチャネル型の
差動入力MOS FET Q9,Q10、及び電流源として働くＮチャ
ネル型MOS FET Q11とから構成されている。上記第２のC
MOSカレントミラー型センスアンプ15は、カレントミラ
ー回路を構成するＰチャネル型MOS FET Q12,Q13、Ｎチ
ャネル型の差動入力MOS FET Q14,Q15、及び電流源とし
て働くＮチャネル型MOS FET Q16とから構成される。ま
た、バイアス電流制御回路16はＮチャネル型MOS FET Q2
0〜Q23から構成され、初期化回路17はＰチャネル型MOS
FET Q17〜Q19から構成される。
すなわち、上記MOS FET Q7のソースは電源端子11に、ド
レイン及びゲートは上記MOS FET Q9のドレインにそれぞ
れ接続されている。上記MOS FET Q8のソースは上記電源
端子11に、ドレインは上記MOS FET Q10のドレイン及び
第１の出力端子12-1に、ゲートは上記MOS FET Q7のゲー
トにそれぞれ接続される。上記MOS FET Q9のゲートは第
１の入力端子13-1に、ソースは上記MOS FET Q10のソー
スにそれぞれ接続され、MOS FET Q10のゲートは第２の
入力端子13-2に接続される。上記MOS FET Q9,Q10のソー
ス共通接続点と接地点Vss間には、MOS FET Q20,Q21,Q11
が直列接続される。同様に、上記MOS FET Q12のソース
は上記電源端子11に、ドレイン及びゲートは上記MOS FE
T Q14のドレインにそれぞれ接続される。上記MOS FET Q
13のソースは上記電源端子11に、ドレインは上記MOS FE
T Q15のドレイン及び第２の出力端子12-2に、ゲートは
上記MOS FET Q12のゲートにそれぞれ接続される。上記M
OS FET Q14のゲートは入力端子13-2に、ソースは上記MO
S FET Q15のソースにそれぞれ接続され、MOS FET Q15の
ゲートは入力端子13-1に接続される。上記MOS FET Q14,
Q15のソース共通接続点と接地点Vss間には、MOS FET Q2
2,Q23,Q16が直列接続される。上記MOS FET Q20のゲート
と上記MOS FET Q23のゲートは共通接続され、このゲー
ト共通接続点は出力端子12-2に接続される。また、上記
MOS FET Q21のゲートと上記MOS FET Q22のゲートは共通
接続され、このゲート共通接続点は出力端子12-1に接続
される。上記MOS FET Q11,Q16のゲートには、センス回
路活性化信号SAが供給されて導通制御される。
レイン及びゲートは上記MOS FET Q9のドレインにそれぞ
れ接続されている。上記MOS FET Q8のソースは上記電源
端子11に、ドレインは上記MOS FET Q10のドレイン及び
第１の出力端子12-1に、ゲートは上記MOS FET Q7のゲー
トにそれぞれ接続される。上記MOS FET Q9のゲートは第
１の入力端子13-1に、ソースは上記MOS FET Q10のソー
スにそれぞれ接続され、MOS FET Q10のゲートは第２の
入力端子13-2に接続される。上記MOS FET Q9,Q10のソー
ス共通接続点と接地点Vss間には、MOS FET Q20,Q21,Q11
が直列接続される。同様に、上記MOS FET Q12のソース
は上記電源端子11に、ドレイン及びゲートは上記MOS FE
T Q14のドレインにそれぞれ接続される。上記MOS FET Q
13のソースは上記電源端子11に、ドレインは上記MOS FE
T Q15のドレイン及び第２の出力端子12-2に、ゲートは
上記MOS FET Q12のゲートにそれぞれ接続される。上記M
OS FET Q14のゲートは入力端子13-2に、ソースは上記MO
S FET Q15のソースにそれぞれ接続され、MOS FET Q15の
ゲートは入力端子13-1に接続される。上記MOS FET Q14,
Q15のソース共通接続点と接地点Vss間には、MOS FET Q2
2,Q23,Q16が直列接続される。上記MOS FET Q20のゲート
と上記MOS FET Q23のゲートは共通接続され、このゲー
ト共通接続点は出力端子12-2に接続される。また、上記
MOS FET Q21のゲートと上記MOS FET Q22のゲートは共通
接続され、このゲート共通接続点は出力端子12-1に接続
される。上記MOS FET Q11,Q16のゲートには、センス回
路活性化信号SAが供給されて導通制御される。
また、上記MOS FET Q7,Q9のドレイン共通接続点と上記M
OS FET Q12,Q14のドレイン共通接続点間には、上記MOS
FET Q17〜Q19が直列接続される。これらのMOS FET Q17
〜Q19のゲートには、センス回路初期化信号SIが供給さ
れて導通制御される。そして、上記MOS FET Q17とQ18と
の接続点には上記出力端子12-1が接続され、上記MOS FE
T Q18とQ19との接続点には上記出力端子12-2が接続され
る。
OS FET Q12,Q14のドレイン共通接続点間には、上記MOS
FET Q17〜Q19が直列接続される。これらのMOS FET Q17
〜Q19のゲートには、センス回路初期化信号SIが供給さ
れて導通制御される。そして、上記MOS FET Q17とQ18と
の接続点には上記出力端子12-1が接続され、上記MOS FE
T Q18とQ19との接続点には上記出力端子12-2が接続され
る。
なお、上記MOS FET Q7とQ9のコンダクタンスの比、上記
MOS FET Q8とQ10のコンダクタンスの比、上記MOS FET Q
12とQ14のコンダクタンスの比、及び上記MOS FET Q13と
Q15のコンダクタンスの比は全て等しくなるように各MOS
FET Q7〜Q10,Q12〜Q15のチャネル長及びチャネル幅が
設定されている。
MOS FET Q8とQ10のコンダクタンスの比、上記MOS FET Q
12とQ14のコンダクタンスの比、及び上記MOS FET Q13と
Q15のコンダクタンスの比は全て等しくなるように各MOS
FET Q7〜Q10,Q12〜Q15のチャネル長及びチャネル幅が
設定されている。
次に、上記のような構成において動作を説明する。ま
ず、センス回路活性化信号SAがハイレベル（電源電圧Vc
cレベル）、センス回路初期化信号がSIがロウレベル
（接地電位Vssレベル）となり、センスアンプ14,15が活
性化されると共に、上記全てのMOS FET Q7〜Q23がオン
状態となる。これによって、出力端子12-1,12-2が等し
い中間電位V1に設定される。その後、センスアンプ初期
化信号SIがハイレベルとなると、MOS FET Q17〜Q19がオ
フ状態となり、上記カレントミラー型センスアンプ14,1
5が上記相補型の入力端子13-1,13-2に供給された入力電
位に応じて上記出力端子12-1,12-2を駆動する。これに
よって、出力端子の一方は上記バイアス電位V1よりも低
い電位に変化し、上記バイアス電流制御回路16における
MOS FET Q20,Q21の内のいずれか一方の等価抵抗が増加
し、カレントミラー型センスアンプ14の消費電流が減少
する。同時に、上記バイアス電流制御回路16におけるMO
S FET Q22,Q23のうち上記等価抵抗が増加したMOS FET Q
20またはQ21にゲートが共通接続されたMOS FET Q23また
はQ22の等価抵抗も増加し、カレントミラー型センスア
ンプ15の消費電流も減少する。
ず、センス回路活性化信号SAがハイレベル（電源電圧Vc
cレベル）、センス回路初期化信号がSIがロウレベル
（接地電位Vssレベル）となり、センスアンプ14,15が活
性化されると共に、上記全てのMOS FET Q7〜Q23がオン
状態となる。これによって、出力端子12-1,12-2が等し
い中間電位V1に設定される。その後、センスアンプ初期
化信号SIがハイレベルとなると、MOS FET Q17〜Q19がオ
フ状態となり、上記カレントミラー型センスアンプ14,1
5が上記相補型の入力端子13-1,13-2に供給された入力電
位に応じて上記出力端子12-1,12-2を駆動する。これに
よって、出力端子の一方は上記バイアス電位V1よりも低
い電位に変化し、上記バイアス電流制御回路16における
MOS FET Q20,Q21の内のいずれか一方の等価抵抗が増加
し、カレントミラー型センスアンプ14の消費電流が減少
する。同時に、上記バイアス電流制御回路16におけるMO
S FET Q22,Q23のうち上記等価抵抗が増加したMOS FET Q
20またはQ21にゲートが共通接続されたMOS FET Q23また
はQ22の等価抵抗も増加し、カレントミラー型センスア
ンプ15の消費電流も減少する。
このような構成によれば、出力端子12-1,12-2の出力が
確定した時にバイアス電流制御回路16で第1,第２のCMOS
カレントミラー型センスアンプ14,15のバイアス電流を
低減するようにしているので、出力端子12-1,12-2の駆
動能力を低下させることなく消費電力を削減できる。
確定した時にバイアス電流制御回路16で第1,第２のCMOS
カレントミラー型センスアンプ14,15のバイアス電流を
低減するようにしているので、出力端子12-1,12-2の駆
動能力を低下させることなく消費電力を削減できる。
第２図は、この発明の第２の実施例に係わるセンス回路
を示すものである。この回路は、上記第１図の回路にお
けるMOS FET Q20のドレインとQ22のドレインを共通接続
したものである。第２図において上記第１図と同一構成
部分には同じ符号を付してその詳細な説明は省略する。
を示すものである。この回路は、上記第１図の回路にお
けるMOS FET Q20のドレインとQ22のドレインを共通接続
したものである。第２図において上記第１図と同一構成
部分には同じ符号を付してその詳細な説明は省略する。
上記のような構成であっても、動作時に上記MOS FET Q2
0のドレイン電位とQ22のドレイン電位が常に同じ値とな
るのみであり、基本的には上記第１図の回路と同じ動作
を行ない同じ効果が得られる。
0のドレイン電位とQ22のドレイン電位が常に同じ値とな
るのみであり、基本的には上記第１図の回路と同じ動作
を行ない同じ効果が得られる。
第３図は、この発明の第３の実施例に係わるセンス回路
を示している。この回路は、上記第１図の回路における
MOS FET Q21,Q22のゲート共通接続点を出力端子12-2に
接続すると共に、MOS FET Q20,Q23のゲート共通接続点
を出力端子12-1に接続したものである。第２図において
上記第１図と同一構成部分には同じ符号を付してその詳
細な説明は省略する。
を示している。この回路は、上記第１図の回路における
MOS FET Q21,Q22のゲート共通接続点を出力端子12-2に
接続すると共に、MOS FET Q20,Q23のゲート共通接続点
を出力端子12-1に接続したものである。第２図において
上記第１図と同一構成部分には同じ符号を付してその詳
細な説明は省略する。
上記のような構成において、MOS FET Q20,Q23が出力端
子12-1から出力される第１のカレントミラー型センスア
ンプ14の出力信号で導通制御され、MOS FET Q21,Q22が
出力端子12-2から出力される第２のカレントミラー型セ
ンスアンプ15の出力信号で導通制御される点が上記第１
図の回路と異なるのみであり、基本的には上記第１図及
び第２図の回路と同じ動作を行ない同じ効果が得られ
る。
子12-1から出力される第１のカレントミラー型センスア
ンプ14の出力信号で導通制御され、MOS FET Q21,Q22が
出力端子12-2から出力される第２のカレントミラー型セ
ンスアンプ15の出力信号で導通制御される点が上記第１
図の回路と異なるのみであり、基本的には上記第１図及
び第２図の回路と同じ動作を行ない同じ効果が得られ
る。
第４図はこの発明の第４の実施例に係わるセンス回路を
示すもので、上記第３図の回路におけるMOS FET Q20の
ドレインとMOS FET Q22のドレインを共通接続したもの
である。このような構成であっても、動作時において上
記MOS FET Q20のドレイン電位とQ22のドレイン電位が常
に同じ値となる点が第３図の回路と異なるのみであり、
基本的には上記第１図、第２図及び第３図の回路と同じ
動作を行ない同じ効果が得られる。
示すもので、上記第３図の回路におけるMOS FET Q20の
ドレインとMOS FET Q22のドレインを共通接続したもの
である。このような構成であっても、動作時において上
記MOS FET Q20のドレイン電位とQ22のドレイン電位が常
に同じ値となる点が第３図の回路と異なるのみであり、
基本的には上記第１図、第２図及び第３図の回路と同じ
動作を行ない同じ効果が得られる。
第５図は、この発明の第５の実施例に係わるセンス回路
を示している。すなわち、MOS FET Q7のソースは電源端
子11に、ドレイン及びゲートはMOS FET Q9のドレインに
それぞれ接続されている。上記MOS FET Q8のソースは上
記電源端子11に、ドレインは上記MOS FET Q10のドレイ
ン及び出力端子12-1に、ゲートは上記MOS FET Q7のゲー
トにそれぞれ接続される。上記MOS FET Q9のゲートは入
力端子13-1に、ソースは上記MOS FET Q10のソースにそ
れぞれ接続され、MOS FET Q10のゲートは入力端子13-2
に接続される。また、MOS FET Q12のソースは上記電源
端子11に、ドレイン及びゲートはMOS FET Q14のドレイ
ンにそれぞれ接続される。上記MOS FET Q13のソースは
上記電源端子11に、ドレインは上記MOS FET Q15のドレ
イン及び出力端子12-2に、ゲートは上記MOS FET Q12の
ゲートにそれぞれ接続される。上記MOS FET Q14のゲー
トは入力端子13-2に、ソースは上記MOS FET Q9,Q10,Q15
のソースにそれぞれ接続され、MOS FET Q15のゲートは
入力端子13-1に接続される。上記MOS FET Q9,Q10、及び
Q14,Q15のソース共通接続点には、Ｎチャネル型MOS FET
Q26,Q27のドレインがそれぞれ接続される。上記MOS FE
T Q26のゲートは出力端子12-1に、上記MOS FET Q27のゲ
ートは出力端子12-2にそれぞれ接続され、これら、MOS
FET Q26,Q27のソースは共通接続される。上記MOS FET Q
26,Q27のソース共通接続点と接地点Vss間には、センス
回路活性化信号SAで導通制御されるＮチャネル型MOS FE
T Q28が接続される。そして、上記出力端子12-1と電源
端子11間、及び上記出力端子12-2と電源端子11間にそれ
ぞれ、上記センス回路活性化信号SAで導通制御されるＰ
チャネル型MOS FET Q29,Q30が接続される。
を示している。すなわち、MOS FET Q7のソースは電源端
子11に、ドレイン及びゲートはMOS FET Q9のドレインに
それぞれ接続されている。上記MOS FET Q8のソースは上
記電源端子11に、ドレインは上記MOS FET Q10のドレイ
ン及び出力端子12-1に、ゲートは上記MOS FET Q7のゲー
トにそれぞれ接続される。上記MOS FET Q9のゲートは入
力端子13-1に、ソースは上記MOS FET Q10のソースにそ
れぞれ接続され、MOS FET Q10のゲートは入力端子13-2
に接続される。また、MOS FET Q12のソースは上記電源
端子11に、ドレイン及びゲートはMOS FET Q14のドレイ
ンにそれぞれ接続される。上記MOS FET Q13のソースは
上記電源端子11に、ドレインは上記MOS FET Q15のドレ
イン及び出力端子12-2に、ゲートは上記MOS FET Q12の
ゲートにそれぞれ接続される。上記MOS FET Q14のゲー
トは入力端子13-2に、ソースは上記MOS FET Q9,Q10,Q15
のソースにそれぞれ接続され、MOS FET Q15のゲートは
入力端子13-1に接続される。上記MOS FET Q9,Q10、及び
Q14,Q15のソース共通接続点には、Ｎチャネル型MOS FET
Q26,Q27のドレインがそれぞれ接続される。上記MOS FE
T Q26のゲートは出力端子12-1に、上記MOS FET Q27のゲ
ートは出力端子12-2にそれぞれ接続され、これら、MOS
FET Q26,Q27のソースは共通接続される。上記MOS FET Q
26,Q27のソース共通接続点と接地点Vss間には、センス
回路活性化信号SAで導通制御されるＮチャネル型MOS FE
T Q28が接続される。そして、上記出力端子12-1と電源
端子11間、及び上記出力端子12-2と電源端子11間にそれ
ぞれ、上記センス回路活性化信号SAで導通制御されるＰ
チャネル型MOS FET Q29,Q30が接続される。
なお、上記各実施例と同様に、MOS FET Q7とQ9のコンダ
クタンスの比、上記MOS FET Q8とQ10のコンダクタンス
の比、上記MOS FET Q12とQ14のコンダクタンスの比、及
び上記MOS FET Q13とQ15のコンダクタンスの比は全て等
しくなるように各MOS FET Q7〜Q10,Q12〜Q15のチャネル
長及びチャネル幅が設定されている。
クタンスの比、上記MOS FET Q8とQ10のコンダクタンス
の比、上記MOS FET Q12とQ14のコンダクタンスの比、及
び上記MOS FET Q13とQ15のコンダクタンスの比は全て等
しくなるように各MOS FET Q7〜Q10,Q12〜Q15のチャネル
長及びチャネル幅が設定されている。
このような構成では、センス回路が活性化される前、つ
まりセンスアンプ活性化信号SAがロウレベルの時は、出
力端子12-1,12-2はMOS FET Q29,Q30によってハイレベル
（Vccレベル）にプリチャージされている。よって、セ
ンスアンプ活性化信号SAをハイレベルにしてセンス動作
を開始する時、MOS FET Q26,Q27のゲートにはVccレベル
の電位が印加されており導通抵抗が低いので、このセン
ス回路の駆動力は強い。その後、入力端子13-1,13-2に
供給される差動入力信号に応じて出力端子12-1または12
-2の一方の電位が降下し、出力が確定する。この時、ロ
ウレベル側の出力端子12-1または12-2にゲートが接続さ
れたMOS FET Q26またはQ27のコンダクタンスは減少する
ので、消費電力を削減できる。
まりセンスアンプ活性化信号SAがロウレベルの時は、出
力端子12-1,12-2はMOS FET Q29,Q30によってハイレベル
（Vccレベル）にプリチャージされている。よって、セ
ンスアンプ活性化信号SAをハイレベルにしてセンス動作
を開始する時、MOS FET Q26,Q27のゲートにはVccレベル
の電位が印加されており導通抵抗が低いので、このセン
ス回路の駆動力は強い。その後、入力端子13-1,13-2に
供給される差動入力信号に応じて出力端子12-1または12
-2の一方の電位が降下し、出力が確定する。この時、ロ
ウレベル側の出力端子12-1または12-2にゲートが接続さ
れたMOS FET Q26またはQ27のコンダクタンスは減少する
ので、消費電力を削減できる。
なお、上記各実施例ではセンス回路を二つのカレントミ
ラー型センスアンプを用いて構成したが、第６図に示す
ように一つのカレントミラー型センスアンプを用いて構
成することもできる。この回路は、上記第５図の回路を
二分割したものの一方と考えることができる。すなわ
ち、MOS FET Q7のソースは電源端子11に、ドレイン及び
ゲートはMOS FET Q9のドレインにそれぞれ接続される。
上記MOS FET Q8のソースは上記電源端子11に、ドレイン
はMOS FET Q10のドレイン及び出力端子12に、ゲートは
上記MOS FET Q7のゲートにそれぞれ接続される。上記MO
S FET Q9のゲートは入力端子13-1に、ソースは上記MOS
FET Q10のソースにそれぞれ接続され、MOS FET Q10のゲ
ートは入力端子13-1に接続される。上記MOS FET Q9,Q10
のソース共通接続点と接地点Vss間には、MOS FET Q26,Q
28が直列接続される。上記MOS FET Q26のゲートは出力
端子12に接続され、上記MOS FET Q28のゲートにはセン
ス回路活性化信号SAが供給される。そして、上記出力端
子12と電源端子11間に、センス回路活性化信号SAで導通
制御されるMOS FET Q29が接続されて成る。
ラー型センスアンプを用いて構成したが、第６図に示す
ように一つのカレントミラー型センスアンプを用いて構
成することもできる。この回路は、上記第５図の回路を
二分割したものの一方と考えることができる。すなわ
ち、MOS FET Q7のソースは電源端子11に、ドレイン及び
ゲートはMOS FET Q9のドレインにそれぞれ接続される。
上記MOS FET Q8のソースは上記電源端子11に、ドレイン
はMOS FET Q10のドレイン及び出力端子12に、ゲートは
上記MOS FET Q7のゲートにそれぞれ接続される。上記MO
S FET Q9のゲートは入力端子13-1に、ソースは上記MOS
FET Q10のソースにそれぞれ接続され、MOS FET Q10のゲ
ートは入力端子13-1に接続される。上記MOS FET Q9,Q10
のソース共通接続点と接地点Vss間には、MOS FET Q26,Q
28が直列接続される。上記MOS FET Q26のゲートは出力
端子12に接続され、上記MOS FET Q28のゲートにはセン
ス回路活性化信号SAが供給される。そして、上記出力端
子12と電源端子11間に、センス回路活性化信号SAで導通
制御されるMOS FET Q29が接続されて成る。
上記第６図のセンス回路の動作は、上記第５図の回路の
一方のカレントミラー型センスアンプと同様である。す
なわち、センス回路が活性化される前、つまりセンスア
ンプ活性化信号SAがロウレベルの時は、出力端子12はハ
イレベル（Vccレベル）にプリチャージされる。センス
アンプ活性化信号SAをハイレベルにしてセンス動作を開
始する時、MOS FET Q26のゲートにはVccレベルの電位が
印加されており導通抵抗が低いので、センス回路の駆動
力は強い。その後、出力端子12の電位は、差動入力信号
に応じてハイレベルを保持するか、あるいはロウレベル
に降下する。出力端子12の電位がロウレベルとなったと
きには、MOS FET Q26のコンダクタンスが減少するの
で、消費電力を削減できる。
一方のカレントミラー型センスアンプと同様である。す
なわち、センス回路が活性化される前、つまりセンスア
ンプ活性化信号SAがロウレベルの時は、出力端子12はハ
イレベル（Vccレベル）にプリチャージされる。センス
アンプ活性化信号SAをハイレベルにしてセンス動作を開
始する時、MOS FET Q26のゲートにはVccレベルの電位が
印加されており導通抵抗が低いので、センス回路の駆動
力は強い。その後、出力端子12の電位は、差動入力信号
に応じてハイレベルを保持するか、あるいはロウレベル
に降下する。出力端子12の電位がロウレベルとなったと
きには、MOS FET Q26のコンダクタンスが減少するの
で、消費電力を削減できる。
このセンス回路では、上述したように出力端子12からロ
ウレベルを出力する場合には消費電力が大幅に減少する
が、ハイレベルを出力する場合には余り減少できない。
しかし、センス動作中はハイレベルとロウレベルの出力
が繰り返されるので、一連の回路動作を考慮すれば駆動
能力が高いのにも拘らず消費電力を削減できると言え
る。
ウレベルを出力する場合には消費電力が大幅に減少する
が、ハイレベルを出力する場合には余り減少できない。
しかし、センス動作中はハイレベルとロウレベルの出力
が繰り返されるので、一連の回路動作を考慮すれば駆動
能力が高いのにも拘らず消費電力を削減できると言え
る。
［発明の効果］ この発明の第１乃至第４の実施例によれば、センス回路
が活性化及び初期化された状態においてはある一定のバ
イアス電流を消費するが、センス動作を開始して出力端
子を駆動すると同時に、バイアス電流が減少するので低
消費電力化が図れる。この際、出力が確定するまでは駆
動能力は従来と同様であるので、駆動能力が低下するこ
とはない。
が活性化及び初期化された状態においてはある一定のバ
イアス電流を消費するが、センス動作を開始して出力端
子を駆動すると同時に、バイアス電流が減少するので低
消費電力化が図れる。この際、出力が確定するまでは駆
動能力は従来と同様であるので、駆動能力が低下するこ
とはない。
また、第5,第６の実施例では、センス回路の非活性化時
に出力端子をプリチャージしておき、センス動作の開始
によって上記プリチャージした電位を差動入力信号に応
じてディスチャージし、この出力端子の電位低下でバイ
アス電流を低減するようにしているので、消費電力が削
減できる。
に出力端子をプリチャージしておき、センス動作の開始
によって上記プリチャージした電位を差動入力信号に応
じてディスチャージし、この出力端子の電位低下でバイ
アス電流を低減するようにしているので、消費電力が削
減できる。
以上説明したようにこの発明によれば、駆動能力を低下
させることなく消費電力を削減できるセンス回路が得ら
れる。
させることなく消費電力を削減できるセンス回路が得ら
れる。
第１図はこの発明の第１の実施例に係わるセンス回路を
示す回路図、第２図乃至第６図はそれぞれこの発明の第
２乃至第６の実施例に係わるセンス回路を示す回路図、
第７図及び第８図はそれぞれ従来のセンス回路について
説明するための回路図である。 14,15……カレントミラー型センスアンプ（差動増幅手
段）、16……バイアス電流制御回路（バイアス電流制御
手段）、17……初期化回路（初期化手段）、SA……セン
ス回路活性化信号、SI……センス回路初期化信号。
示す回路図、第２図乃至第６図はそれぞれこの発明の第
２乃至第６の実施例に係わるセンス回路を示す回路図、
第７図及び第８図はそれぞれ従来のセンス回路について
説明するための回路図である。 14,15……カレントミラー型センスアンプ（差動増幅手
段）、16……バイアス電流制御回路（バイアス電流制御
手段）、17……初期化回路（初期化手段）、SA……セン
ス回路活性化信号、SI……センス回路初期化信号。
Claims (7)
- 【請求項１】電流通路の一端が共通接続され、差動入力
信号が供給されて導通制御される第１導電型の一対の第
1,第２トランジスタと、電流通路が前記第１トランジス
タの電流通路の他端と第１の電位供給源間に接続された
第２導電型の第３トランジスタと、電流通路が前記第２
トランジスタの電流通路の他端と前記第１の電位供給源
間に接続され、ゲートが前記第1,第３トランジスタの接
続点及び前記第３トランジスタのゲートに接続された第
２導電型の第４トランジスタと、電流通路の一端が共通
接続され、前記差動入力信号が供給されて導通制御され
る第１導電型の一対の第5,第６トランジスタと、電流通
路が前記第５トランジスタの電流通路の他端と前記第１
の電位供給源間に接続された第２導電型の第７トランジ
スタと、電流通路が前記第６トランジスタの電流通路の
他端と前記第１の電位供給源間に接続され、ゲートが前
記第5,第７トランジスタの接続点及び前記第７トランジ
スタのゲートに接続された第２導電型の第８トランジス
タと、電流通路の一端が第２の電位供給源に接続され、
電流源として働く第１導電型の第９トランジスタと、電
流通路が前記第1,第２トランジスタの電流通路の一端側
共通接続点と前記第９トランジスタの電流通路の他端と
の間に直列接続され、ゲートが前記第６トランジスタと
前記第８トランジスタとの接続点及び前記第２トランジ
スタと前記第４トランジスタとの接続点にそれぞれ接続
された第１導電型の第10,第11トランジスタと、電流通
路の一端が第２の電位供給源に接続され、電流源として
働く第１導電型の第12トランジスタと、電流通路が前記
第5,第６トランジスタの電流通路の一端側共通接続点と
前記第12トランジスタの電流通路の他端との間に直列接
続され、ゲートが前記第２トランジスタと前記第４トラ
ンジスタとの接続点及び前記第６トランジスタと前記第
８トランジスタとの接続点にそれぞれ接続された第１導
電型の第13,第14トランジスタとを具備し、前記第２ト
ランジスタと前記第４トランジスタとの接続点、及び前
記第６トランジスタと前記第８トランジスタとの接続点
から差動増幅信号を出力することを特徴とするセンス回
路。 - 【請求項２】電流通路の一端が共通接続され、差動入力
信号が供給されて導通制御される第１導電型の一対の第
1,第２トランジスタと、電流通路が前記第１トランジス
タの電流通路の他端と第１の電位供給源間に接続された
第２導電型の第３トランジスタと、電流通路が前記第２
トランジスタの電流通路の他端と前記第１の電位供給源
間に接続され、ゲートが前記第1,第３トランジスタの接
続点及び前記第３トランジスタのゲートに接続された第
２導電型の第４トランジスタと、電流通路の一端が前記
第1,第２トランジスタの電流通路の一端側共通接続点に
共通接続され、前記差動入力信号が供給されて導通制御
される第１導電型の一対の第5,第６トランジスタと、電
流通路が前記第５トランジスタの電流通路の他端と前記
第１の電位供給源間に接続された第２導電型の第７トラ
ンジスタと、電流通路が前記第６トランジスタの電流通
路の他端と前記第１の電位供給源間に接続され、ゲート
が前記第5,第７トランジスタの接続点及び前記第７トラ
ンジスタのゲートに接続された第２導電型の第８トラン
ジスタと、電流通路の一端が第２の電位供給源に接続さ
れ、電流源として働く第１導電型の第９トランジスタ
と、電流通路が前記第1,第2,第5,第６トランジスタの電
流通路の一端側共通接続点と前記第９トランジスタの電
流通路の他端との間に直列接続され、ゲートが前記第６
トランジスタと前記第８トランジスタとの接続点及び前
記第２トランジスタと前記第４トランジスタとの接続点
にそれぞれ接続された第１導電型の第10,第11トランジ
スタと、電流通路の一端が第２の電位供給源に接続さ
れ、電流源として働く第１導電型の第12トランジスタ
と、電流通路が前記第1,第2,第5,第６トランジスタの電
流通路の一端側共通接続点と前記第12トランジスタの電
流通路の他端との間に直列接続され、ゲートが前記第２
トランジスタと前記第４トランジスタとの接続点及び前
記第６トランジスタと前記第８トランジスタとの接続点
にそれぞれ接続された第１導電型の第13,第14トランジ
スタとを具備し、前記第２トランジスタと前記第４トラ
ンジスタとの接続点、及び前記第６トランジスタと前記
第８トランジスタとの接続点から差動増幅信号を出力す
ることを特徴とするセンス回路。 - 【請求項３】前記第９トランジスタ及び前記第12トラン
ジスタはそれぞれ、センス回路活性化信号の有意レベル
に応答して導通することを特徴とする請求項１または２
に記載のセンス回路。 - 【請求項４】センス動作の開始時に、前記第１トランジ
スタと前記第３トランジスタとの接続点の電位、前記第
２トランジスタと前記第４トランジスタとの接続点の電
位、前記第５トランジスタと前記第７トランジスタとの
接続点の電位、及び前記第６トランジスタと前記第８ト
ランジスタとの接続点の電位を一定の電位に初期化する
所期化手段を更に具備することを特徴とする請求項１な
いし３いずれか１つの項に記載のセンス回路。 - 【請求項５】前記初期化手段は、電流通路が前記第1,第
３トランジスタの接続点と前記第2,第４トランジスタの
接続点間に接続され、センス回路初期化信号で導通制御
される第２導電型の第15トランジスタと、電流通路が前
記第2,第４トランジスタの接続点と前記第6,第８トラン
ジスタの接続点間に接続され、前記センス回路初期化信
号で導通制御される第２導電型の第16トランジスタと、
電流通路が前記第6,第８トランジスタの接続点と前記第
5,第７トランジスタの接続点間に接続され、前記センス
回路初期化信号で導通制御される第２導電型の第17トラ
ンジスタとを備えることを特徴とする請求項４に記載の
センス回路。 - 【請求項６】電流通路の一端が共通接続され、差動入力
信号が供給されて導通制御される第１導電型の一対の第
1,第２トランジスタと、電流通路が前記第１トランジス
タの電流通路の他端と第１の電位供給源間に接続された
第２導電型の第３トランジスタと、電流通路が前記第２
トランジスタの電流通路の他端と前記第１の電位供給源
間に接続され、ゲートが前記第1,第３トランジスタの接
続点及び前記第３トランジスタのゲートに接続された第
２導電型の第４トランジスタと、電流通路の一端が前記
第1,第２トランジスタの電流通路の一端側共通接続点に
共通接続され、前記差動入力信号が供給されて導通制御
される第１導電型の一対の第5,第６トランジスタと、電
流通路が前記第５トランジスタの電流通路の他端と前記
第１の電位供給源間に接続された第２導電型の第７トラ
ンジスタと、電流通路が前記第６トランジスタの電流通
路の他端と前記第１の電位供給源間に接続され、ゲート
が前記第5,第７トランジスタの接続点及び前記第７トラ
ンジスタのゲートに接続された第２導電型の第８トラン
ジスタと、電流通路の一端が前記第2,第４トランジスタ
の接続点に接続され、他端が前記第１の電位供給源に接
続され、センス回路活性化信号で導通制御される第２導
電型の第９トランジスタと、電流通路の一端が前記第6,
第８トランジスタの接続点に接続され、他端が前記第１
の電位供給源に接続され、前記センス回路活性化信号で
導通制御される第２導電型の第10トランジスタと、電流
通路の一端が第２の電位供給源に接続され、前記センス
回路活性化信号で導通制御される第１導電型の第11トラ
ンジスタと、電流通路が前記第1,第2,第5,第６トランジ
スタの電流通路の一端側共通接続点と前記第11トランジ
スタの電流通路の他端との間に並列接続され、ゲートが
前記第２トランジスタと前記第４トランジスタとの接続
点及び前記第６トランジスタと前記第８トランジスタと
の接続点にそれぞれ接続された第１導電型の第12,第13
トランジスタとを具備し、前記第２トランジスタと前記
第４トランジスタとの接続点、及び前記第６トランジス
タと前記第８トランジスタとの接続点から差動増幅信号
を出力することを特徴とするセンス回路。 - 【請求項７】電流通路の一端が共通接続され、差動入力
信号が供給されて導通制御される第１導電型の一対の第
1,第２トランジスタと、電流通路が前記第１トランジス
タの電流通路の他端と第１の電位供給源間に接続された
第２導電型の第３トランジスタと、電流通路が前記第２
トランジスタの電流通路の他端と前記第１の電位供給源
間に接続され、ゲートが前記第1,第３トランジスタの接
続点及び前記第３トランジスタのゲートに接続された第
２導電型の第４トランジスタと、電流通路の一端が前記
第2,第４トランジスタの接続点に接続され、他端が前記
第１の電位供給源に接続され、センス回路活性化信号で
導通制御される第２導電型の第５トランジスタと、電流
通路の一端が第２の電位供給源に接続され、前記センス
回路活性化信号で導通制御される第１導電型の第６トラ
ンジスタと、電流通路が前記第1,第２トランジスタの電
流通路の一端側共通接続点と前記第６トランジスタの電
流通路の他端との間に接続され、ゲートが前記第２トラ
ンジスタと前記第４トランジスタとの接続点に接続され
た第１導電型の第７トランジスタとを具備し、前記第２
トランジスタと前記第４トランジスタとの接続点から増
幅信号を出力することを特徴とするセンス回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188300A JPH07105145B2 (ja) | 1989-07-20 | 1989-07-20 | センス回路 |
| KR1019900011040A KR100203532B1 (ko) | 1989-07-20 | 1990-07-20 | 감지회로 |
| US07/844,890 US5276369A (en) | 1989-07-20 | 1992-03-03 | Sense amplifier circuit having a bias current control means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188300A JPH07105145B2 (ja) | 1989-07-20 | 1989-07-20 | センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0352195A JPH0352195A (ja) | 1991-03-06 |
| JPH07105145B2 true JPH07105145B2 (ja) | 1995-11-13 |
Family
ID=16221203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1188300A Expired - Fee Related JPH07105145B2 (ja) | 1989-07-20 | 1989-07-20 | センス回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07105145B2 (ja) |
| KR (1) | KR100203532B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585747A (en) * | 1994-10-11 | 1996-12-17 | Townsend & Townsend & Crew Llp | High speed low power sense amplifier |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979486A (ja) * | 1982-10-27 | 1984-05-08 | Nec Corp | センスアンプ |
| JPH0618308B2 (ja) * | 1985-04-08 | 1994-03-09 | ソニー株式会社 | 平衡型差動増幅器 |
| JPS6247897A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | 読み出し増幅器 |
| JP2808664B2 (ja) * | 1989-05-12 | 1998-10-08 | ソニー株式会社 | 差動アンプ |
-
1989
- 1989-07-20 JP JP1188300A patent/JPH07105145B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-20 KR KR1019900011040A patent/KR100203532B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003668A (ko) | 1991-02-28 |
| JPH0352195A (ja) | 1991-03-06 |
| KR100203532B1 (ko) | 1999-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |