JPH0691197B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0691197B2 JPH0691197B2 JP59019953A JP1995384A JPH0691197B2 JP H0691197 B2 JPH0691197 B2 JP H0691197B2 JP 59019953 A JP59019953 A JP 59019953A JP 1995384 A JP1995384 A JP 1995384A JP H0691197 B2 JPH0691197 B2 JP H0691197B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路装置に係り、特に、CMOSトラン
ジタ及びにバイポーラトランジスタから成る高速で低消
費電力の半導体集積回路装置に関する。
ジタ及びにバイポーラトランジスタから成る高速で低消
費電力の半導体集積回路装置に関する。
従来のCMOS回路から成るCMOS LSIは消費電力が小さい
という特長がある。しかし、MOSトランジスタの伝達コ
ンダクタンスが小さいため、負荷容量の大きい所では充
放電に時間がかかり、スピードが遅くなる欠点があつ
た。
という特長がある。しかし、MOSトランジスタの伝達コ
ンダクタンスが小さいため、負荷容量の大きい所では充
放電に時間がかかり、スピードが遅くなる欠点があつ
た。
また、従来のバイポーラLSIは、バイポーラトランジス
タの伝達コンダクタンスがMOSトランジスタに比して大
きいために、負荷容量が大きくなつてもスピードが落ち
にくいという特長がある。しかし、大電流を低インピー
ダンス回路に流し込んだり、流し出したりするので消費
電力が大きいという欠点があつた。
タの伝達コンダクタンスがMOSトランジスタに比して大
きいために、負荷容量が大きくなつてもスピードが落ち
にくいという特長がある。しかし、大電流を低インピー
ダンス回路に流し込んだり、流し出したりするので消費
電力が大きいという欠点があつた。
本発明の目的は高速で低消費電極、高集積度，高信頼度
のバイポーラ、CMOS複合のLSIを提供するにある。
のバイポーラ、CMOS複合のLSIを提供するにある。
本発明は、CMOS回路の低消費電力特性及びバイポーラ回
路の高駆動能力特性に着目した発明者らの（特願昭57−
119815,特願昭57−188942）バイポーラ・CMOS複合論理
回路の半導体基板への実装に関して、（１）サイリスタ
構造ができないようにしてラツチアツプ現象を押えて信
頼性を向上させた。（２）MOSトランジスタとバイポー
ラトランジスタのそれぞれの性能が充分に引き出せるよ
うに寄生抵抗の影響を押えて、高速、低消費電力特性を
達成した。（３）NMOSトランジスタの配置場所、素子間
分離の方法等に意を払い高集積度を達成した。
路の高駆動能力特性に着目した発明者らの（特願昭57−
119815,特願昭57−188942）バイポーラ・CMOS複合論理
回路の半導体基板への実装に関して、（１）サイリスタ
構造ができないようにしてラツチアツプ現象を押えて信
頼性を向上させた。（２）MOSトランジスタとバイポー
ラトランジスタのそれぞれの性能が充分に引き出せるよ
うに寄生抵抗の影響を押えて、高速、低消費電力特性を
達成した。（３）NMOSトランジスタの配置場所、素子間
分離の方法等に意を払い高集積度を達成した。
以下、本発明の実施例を図面によつて説明する。第１図
は発明者らの（特願昭57−119815）バイポーラ・CMOS複
合の二入力NAND回路である。構成及び動作は先願を参照
されたい。
は発明者らの（特願昭57−119815）バイポーラ・CMOS複
合の二入力NAND回路である。構成及び動作は先願を参照
されたい。
第２図は第１図の回路を半導体基板へ実装するパターン
を示す。第３図はその断面図を示す。PMOSトランジスタ
14,15はＮウエル22内に配置され、Ｎウエル22の電位はN
+拡散層23を介してVcc電位に固定されている。一方、コ
レクタ電位がVcc電位であるNPNトランジスタ20は別のＮ
ウエル24内に配置され、そのコレクタ電位はN+拡散層25
を介してVcc電位に固定されている。このように、PMOS
トランジスタの配置されるＮウエルとコレクタがVccに
固定されるNPNトランジスタの配置されるＮウエルを分
離することによつてPNPN構造（Vcc電位につながつてい
るPMOSのソース−Ｎウエル−ベースのＰ−エミツタの
Ｎ）がたち切られ、ラツチアツプ現象を起こすことはな
い。
を示す。第３図はその断面図を示す。PMOSトランジスタ
14,15はＮウエル22内に配置され、Ｎウエル22の電位はN
+拡散層23を介してVcc電位に固定されている。一方、コ
レクタ電位がVcc電位であるNPNトランジスタ20は別のＮ
ウエル24内に配置され、そのコレクタ電位はN+拡散層25
を介してVcc電位に固定されている。このように、PMOS
トランジスタの配置されるＮウエルとコレクタがVccに
固定されるNPNトランジスタの配置されるＮウエルを分
離することによつてPNPN構造（Vcc電位につながつてい
るPMOSのソース−Ｎウエル−ベースのＰ−エミツタの
Ｎ）がたち切られ、ラツチアツプ現象を起こすことはな
い。
また、第１図に示す回路が複数個ある場合、コレクタが
Vcc電位に固定されるNPNトランジスタ（例えば20）の配
置されるＮウエル同士も分離する（図示せず）。分離す
ることによつてPNPN構造（ベースのＰ−Ｎウエル−ベー
スのＰ−エミツタのＮ）がたち切られ、ラツチアツプ現
象を防止できる。その際、Ｎウエルの分離の間隔はそれ
らのＮウエル間に電位差がないので、電位差の発生する
Ｎウエル間よりも狭くても耐圧上問題ない。
Vcc電位に固定されるNPNトランジスタ（例えば20）の配
置されるＮウエル同士も分離する（図示せず）。分離す
ることによつてPNPN構造（ベースのＰ−Ｎウエル−ベー
スのＰ−エミツタのＮ）がたち切られ、ラツチアツプ現
象を防止できる。その際、Ｎウエルの分離の間隔はそれ
らのＮウエル間に電位差がないので、電位差の発生する
Ｎウエル間よりも狭くても耐圧上問題ない。
同様に、PMOSトランジスタのＮウエル22とコレクタがVc
cに固定されるNPNトランジスタ20のＮウエル24の間隔
も、電位差の発生するＮウエル間よりも狭くて良い。
cに固定されるNPNトランジスタ20のＮウエル24の間隔
も、電位差の発生するＮウエル間よりも狭くて良い。
コレクタの電位が回路動作によつて変化するNPNトラン
ジスタ21は分離されているＮウエル26内に配置されてい
る。Ｐ基板上に構成されたNMOSトランジスタ17,18はそ
のＮウエル26とPMOSトランジスタ14,15のＮウエル22の
間に置かれている。Ｎウエル間は接地電位に落としたＰ
領域で電気的に絶縁する必要から、耐圧等で決まる寸法
だけ離す必要がある。ここで接地電位に落としたＰ領域
はNMOSトランジスタの基板に相当することに着目してＮ
ウエル22と26の間にNMOSトランジスタ17,18を配置して
いる。
ジスタ21は分離されているＮウエル26内に配置されてい
る。Ｐ基板上に構成されたNMOSトランジスタ17,18はそ
のＮウエル26とPMOSトランジスタ14,15のＮウエル22の
間に置かれている。Ｎウエル間は接地電位に落としたＰ
領域で電気的に絶縁する必要から、耐圧等で決まる寸法
だけ離す必要がある。ここで接地電位に落としたＰ領域
はNMOSトランジスタの基板に相当することに着目してＮ
ウエル22と26の間にNMOSトランジスタ17,18を配置して
いる。
Ｐ拡散抵抗16はＮウエル24の中に、Ｐ拡散抵抗19はＮウ
エル26の中にそれぞれ構成されている。但し、抵抗19の
GND電位に接続される端子はＰ基板領域まで伸びてい
る。前述の各素子は回路図に従つて結線される。第２図
中、 印はCONT（１層目のAL,以下AL1とする、と拡散領域、あ
るいは、ゲート電極とを接続する孔）、破線はAL1、 印はTH（AL1と２層目のAL、以下AL2とする、とを接続す
る孔），一点鎖線はAL2を示す。
エル26の中にそれぞれ構成されている。但し、抵抗19の
GND電位に接続される端子はＰ基板領域まで伸びてい
る。前述の各素子は回路図に従つて結線される。第２図
中、 印はCONT（１層目のAL,以下AL1とする、と拡散領域、あ
るいは、ゲート電極とを接続する孔）、破線はAL1、 印はTH（AL1と２層目のAL、以下AL2とする、とを接続す
る孔），一点鎖線はAL2を示す。
コレクタがVccに固定されるNPNトランジスタ20のエミツ
タ27とコレクタの電位が回路動作によつて変化するNPN
トランジスタ21のコレクタ28とはAL1配線29,30、及びAL
2配線34とそれらを接続するTHによつて接続されてい
る。このように大きな電流の流れる所は金属配線にする
ことによつて配線抵抗を減らしてスピードが低下するの
を防いでいる。
タ27とコレクタの電位が回路動作によつて変化するNPN
トランジスタ21のコレクタ28とはAL1配線29,30、及びAL
2配線34とそれらを接続するTHによつて接続されてい
る。このように大きな電流の流れる所は金属配線にする
ことによつて配線抵抗を減らしてスピードが低下するの
を防いでいる。
MOSトランジスタ14,15,17,18のドレインあるいはソース
上にはCONTをできるだけ多くとつている。これはMOSの
シート抵抗やコンタクト抵抗を低減し、MOSの性能を充
分に引き出してスピードの向上を図るためである。
上にはCONTをできるだけ多くとつている。これはMOSの
シート抵抗やコンタクト抵抗を低減し、MOSの性能を充
分に引き出してスピードの向上を図るためである。
NPNトランジスタ20のベース30はAL1配線31によつて抵抗
16やPMOSトランジスタ14,15と接続され、NPNトランジス
タ21のベース32はAL1配線33によつて抵抗19やNMOSトラ
ンジスタ18に接続されている。ベース電流の流れる配線
はベース電流の約hFE倍のエミツタ電流の流れる配線よ
り細くて良い。
16やPMOSトランジスタ14,15と接続され、NPNトランジス
タ21のベース32はAL1配線33によつて抵抗19やNMOSトラ
ンジスタ18に接続されている。ベース電流の流れる配線
はベース電流の約hFE倍のエミツタ電流の流れる配線よ
り細くて良い。
NPNトランジスタ20と21は形が異なる。これは面積が最
小になるように、あるいは、論理ゲートの結線が容易な
ようにあるいは、トランジスタの寄生抵抗が小さくなる
ように、コレクタ25と28を配置しているためである。
小になるように、あるいは、論理ゲートの結線が容易な
ようにあるいは、トランジスタの寄生抵抗が小さくなる
ように、コレクタ25と28を配置しているためである。
ゲート電極11,12は入力となり、図面の上方からでも下
方からでもあるいは中央からでも入荷可能なようになつ
ている。これによつて多数の論理ゲートを結線するとき
に、その自由度を増すことができる。
方からでもあるいは中央からでも入荷可能なようになつ
ている。これによつて多数の論理ゲートを結線するとき
に、その自由度を増すことができる。
また、その入力位置11,12及び出力位置13が、第２図の
ｙ方向を走るAL2配線の配線ピツチ上にある。これは自
動設計（Design Automation,DA）できるようにするた
めである。
ｙ方向を走るAL2配線の配線ピツチ上にある。これは自
動設計（Design Automation,DA）できるようにするた
めである。
第２図のパターンは二入力NAND回路を示すがCONT,AL1,T
H,AL2の各マスクを変更することによつて、他の論理回
路を構成することができる。即ち、第２図のパターンか
ら上記の４パターンを除いた拡散工程までのパターン
（第４図）をゲートアレイの基本セルとして用いること
ができる。
H,AL2の各マスクを変更することによつて、他の論理回
路を構成することができる。即ち、第２図のパターンか
ら上記の４パターンを除いた拡散工程までのパターン
（第４図）をゲートアレイの基本セルとして用いること
ができる。
第４図の基本セルを用いて第５図の２入力NOR回路を構
成したものを第６図に示す。第５図の二入力NOR回路は
発明者らが先に出願した（特願昭57−119815,バイポー
ラ・CMOS複合論理回路である。構成及び動作は先願を参
照されたい。第６図において、第２図と異なる点は単に
二入力NANDから二入力NORに回路構成が変わつたので、
それにつれて配線系統の結線が変わつたのみである。二
入力NAND回路を構成している第２図の場合もそうであつ
たが、出力部13のAL2配線34はｙ方向を走るAL2配線の配
線ピツチ上にある。これは自動設計における制限事項を
なくして、自動配線の未配線本数を減らす効果がある。
また、第６図，第２図とも、Vcc電源線10はコレクタがV
ccに固定されるNPNトランジスタ20のコレクタ25上を通
り、GND電源線35はコレクタの電位が回路動作によつて
変化するNPNトランジスタ21のエミツタ36上を通る。こ
のことによつて、MOSトランジスタのドレイン、ソース
上に信号用のCONTを充分な数だけ設置できるので、MOS
トランジスタの電流特性をフルに発揮でき、高速化の効
果がある。
成したものを第６図に示す。第５図の二入力NOR回路は
発明者らが先に出願した（特願昭57−119815,バイポー
ラ・CMOS複合論理回路である。構成及び動作は先願を参
照されたい。第６図において、第２図と異なる点は単に
二入力NANDから二入力NORに回路構成が変わつたので、
それにつれて配線系統の結線が変わつたのみである。二
入力NAND回路を構成している第２図の場合もそうであつ
たが、出力部13のAL2配線34はｙ方向を走るAL2配線の配
線ピツチ上にある。これは自動設計における制限事項を
なくして、自動配線の未配線本数を減らす効果がある。
また、第６図，第２図とも、Vcc電源線10はコレクタがV
ccに固定されるNPNトランジスタ20のコレクタ25上を通
り、GND電源線35はコレクタの電位が回路動作によつて
変化するNPNトランジスタ21のエミツタ36上を通る。こ
のことによつて、MOSトランジスタのドレイン、ソース
上に信号用のCONTを充分な数だけ設置できるので、MOS
トランジスタの電流特性をフルに発揮でき、高速化の効
果がある。
第４図から明らかなように、ゲート電極11,12の一ケ所
以上にAL1とのコンタクトが可能なようにふくらみ（一
般にドツク ボーンと言う）を設けられる。このことに
よつて、この基本セルをｘ方向に並べて複雑な論理回
路、例えば、フリツプフロツプやカウンタを構成する際
に、その構成を容易にしている。従つて、ゲートアレイ
利用者に豊富な回路種を提供できる。
以上にAL1とのコンタクトが可能なようにふくらみ（一
般にドツク ボーンと言う）を設けられる。このことに
よつて、この基本セルをｘ方向に並べて複雑な論理回
路、例えば、フリツプフロツプやカウンタを構成する際
に、その構成を容易にしている。従つて、ゲートアレイ
利用者に豊富な回路種を提供できる。
また、第４図の基本セルをｘ方向に並べて複雑な論理回
路を構成する際、CONTマスクから品種毎に変えると、第
７図に示すように未使用のNPNトランジスタ上をVcc電源
強化線36やGND電源強化線37が通ることができる。ある
いは、第８図に示すように未使用のNPNトランジスタ上
を論理回路構成のための内部配線群38が通ることができ
る。つまり、未使用の素子上を有効に利用してチツプ面
積の増大を防いでいる。
路を構成する際、CONTマスクから品種毎に変えると、第
７図に示すように未使用のNPNトランジスタ上をVcc電源
強化線36やGND電源強化線37が通ることができる。ある
いは、第８図に示すように未使用のNPNトランジスタ上
を論理回路構成のための内部配線群38が通ることができ
る。つまり、未使用の素子上を有効に利用してチツプ面
積の増大を防いでいる。
また、第４図の基本セルを用いて純CMOS回路を構成でき
ることは明らかであろう。つまり、フリツプフロツプ等
の複雑な論理回路で配線チヤネルに出力しない内部領域
の回路はCMOSで構成可能で、未使用のNPNトランジスタ
上は第８図の様に利用する。
ることは明らかであろう。つまり、フリツプフロツプ等
の複雑な論理回路で配線チヤネルに出力しない内部領域
の回路はCMOSで構成可能で、未使用のNPNトランジスタ
上は第８図の様に利用する。
また、第４図の実施例ではNPNトランジスタ二個に対し
て二個直列に接ながつたPMOS,NMOSトランジスタのペア
を設けているが、三個あるいは四個以上直列に接ながつ
ていても良い。また、PMOSとNMOSの一個の１ペアでも良
い。
て二個直列に接ながつたPMOS,NMOSトランジスタのペア
を設けているが、三個あるいは四個以上直列に接ながつ
ていても良い。また、PMOSとNMOSの一個の１ペアでも良
い。
本発明によれば、バイポーラ・CMOS複合論理回路を半導
体基板に各素子の性能を充分に引き出し、寄生素子の効
果を押え、更に、面積の無駄を省いて実装できるので、
高速で低消費電力、高集積、高信頼度のバイポーラ・CM
OS複合のLSIを実現できる。
体基板に各素子の性能を充分に引き出し、寄生素子の効
果を押え、更に、面積の無駄を省いて実装できるので、
高速で低消費電力、高集積、高信頼度のバイポーラ・CM
OS複合のLSIを実現できる。
第１図はバイポーラ・CMOS複合の二入力NAND回路図、第
２図は本発明の一実施例の二入力NAND回路のレイアウト
パターン、第３図は第２図の縦構造図、第４図は第２図
から配線パターンを除いた基本セル図、第５図はバイポ
ーラ・CMOS複合の二入力NOR回路図、第６図は二入力NOR
回路のレイアウトパターン、第７図は本発明の一実施例
の電源補強パターン図、第８図は本発明の一実施例の素
子上内部配線図である。 20,21……NPNトランジスタ、22,24,26……Ｎウエル、1
4,15……PMOSトランジスタ、17,18……NMOSトランジス
タ、11,12……ゲート電極。
２図は本発明の一実施例の二入力NAND回路のレイアウト
パターン、第３図は第２図の縦構造図、第４図は第２図
から配線パターンを除いた基本セル図、第５図はバイポ
ーラ・CMOS複合の二入力NOR回路図、第６図は二入力NOR
回路のレイアウトパターン、第７図は本発明の一実施例
の電源補強パターン図、第８図は本発明の一実施例の素
子上内部配線図である。 20,21……NPNトランジスタ、22,24,26……Ｎウエル、1
4,15……PMOSトランジスタ、17,18……NMOSトランジス
タ、11,12……ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 隆英 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭57−75453（ＪＰ，Ａ) ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯ ＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ, Ｖｏｌ．24 Ｎｏ．５ ＯＣＴＯＢＥＲ 1989
Claims (20)
- 【請求項１】バイポーラトランジスタを含んで構成され
る出力部と、CMOSトランジスタを含んで構成され上記出
力部を駆動し論理をとる駆動部とからなり、各種の論理
をとる論理ゲートセルを含む半導体集積回路装置におい
て、 上記半導体集積回路装置の半導体基板はＰ基板であっ
て、 上記Ｐ基板上には、 少なくとも１つの第１のNPNトランジスタを有する第１
のＮウエルと、 少なくとも１つのPMOSトランジスタを有し、上記第１の
ウエルとは異なる領域に作られる第２のＮウエルと、 少なくとも１つの第２のNPNトランジスタを有し、上記
第１のＮウエルと上記第２のＮウエルとは異なる領域に
作られる第３のＮウエルとを有し、 上記第１のNPNトランジスタのコレクタと上記PMOSのド
レイン又はソースのどちらか一方と上記第２のＮウエル
が所定電位に固定され、上記第２のNPNトランジスタの
コレクタの電位が回路動作によって変化するように配線
され、 上記第１のＮウエルと上記第２のＮウエルとの間隔は、
上記第２のＮウエルと上記第３のＮウエルとの間隔より
も小さいことを特徴とする半導体集積回路装置。 - 【請求項２】特許請求の範囲第１項において、 上記第２のＮウエルと上記第３のＮウエルとの間隔によ
って形成される領域に少なくとも１つのNMOSトランジス
タを形成配置したことを特徴とする半導体集積回路装
置。 - 【請求項３】特許請求の範囲第１項又は第２項におい
て、 上記第１のＮウエルと上記第２のＮウエルとの間隔は、
電源電圧値に近い電位差が印加されるＮウエル間の間隔
以下にしたことを特徴とする半導体集積回路装置。 - 【請求項４】特許請求の範囲第１項又は第２項におい
て、 上記第１のNPNトランジスタのエミッタと、上記第２のN
PNトランジスタのコレクタとが金属配線で接続されてい
ることを特徴とする半導体集積回路装置。 - 【請求項５】特許請求の範囲第１項又は第２項におい
て、 上記PMOSトランジスタ又は上記NMOSトランジスタのドレ
インあるいはソース上に、上記ドレインあるいは上記ソ
ースと１層目の金属配線とを接続するためのコンタクト
を複数個設けたことを特徴とする半導体集積回路装置。 - 【請求項６】特許請求の範囲第１項又は第２項におい
て、 上記NPNトランジスタのベースに接続される配線は使用
する半導体プロセス技術によって決まる配線幅にし、上
記NPNトランジスタのエミッタに接続される配線は上記N
PNトランジスタのベースに接続される配線幅より大きい
配線幅であることを特徴とする半導体集積回路装置。 - 【請求項７】特許請求の範囲第１項又は第２項におい
て、 上記第１のNPNトランジスタのコレクタを上記NPNトラン
ジスタの寄生抵抗が小さくなるようにベース，エミッタ
端子の長手方向の延在した位置に配置することを特徴と
する半導体集積回路装置。 - 【請求項８】特許請求の範囲第１項又は第２項におい
て、 上記NMOSと上記PMOSからなるCMOSトランジスタのゲート
電極への入力部は、上記NMOSから離れ上記PMOSに隣接す
る第１の位置、または、上記PMOSから離れ上記NMOSに隣
接する第２の位置、または、上記NMOSと上記PMOSに挟ま
れた第３の位置のうちいずれかの位置に配置されること
を特徴とする半導体集積回路装置。 - 【請求項９】特許請求の範囲第１項又は第２項におい
て、 上記CMOSトランジスタへの入力端子及び上記第２のNPN
トランジスタのコレクタの出力端子は、DA（自動設計）
システムでの自動配置配線の配線格子上にあることを特
徴とする半導体集積回路装置。 - 【請求項１０】特許請求の範囲第１項、第２項または第
５項において、 上記１層目の金属配線と上記半導体基板上に設けられた
拡散領域またはゲート電極とを接続する上記コンタクト
の配置を表すマスクと、上記１層目の金属配線及び他の
金属配線が複数の層にそれぞれ配置される場合に上記金
属配線層の間を接続するスルーホールの配置を示すマス
クと、上記各層ごとに金属配線のパターンを示すマスク
とを有し、上記それぞれのマスクの変更による配線工程
の変更のみによって、所望の論理回路を有するセミカス
タムLSIを構成することを特徴とする半導体集積回路装
置。 - 【請求項１１】特許請求の範囲第２項、第５項または第
10項において、 上記PMOSトランジスタ又はNMOSトランジスタのゲート電
極に上記金属配線との接続をするドックボーンを少なく
とも１つ有することを特徴とする半導体集積回路装置。 - 【請求項１２】特許請求の範囲第１項、第２項、第５
項、第10項または第11項において、 １層目の金属配線
層と下層とを接続するパターンを示すコンタクトマス
ク,1層目の金属配線のパターンを示す１層目の金属配線
マスク,1層目の金属配線層と２層目の金属配線層とを接
続するパターンを示すスルーホールマスク、及び２層目
の金属配線のパターンを示す２層目の金属配線マスク
を、所望する製品の論理回路の配線パターンに応じて作
成することを特徴とする半導体集積回路装置。 - 【請求項１３】特許請求の範囲第２項、第10項または第
12項において、 上記論理ゲートセル中に上記NPNトランジスタを少なく
とも１つ、上記PMOSと上記NMOSからなる対を少なくとも
１つ有することを特徴とする半導体集積回路装置。 - 【請求項１４】特許請求の範囲第１項、第２項、第10項
または第12項において、 上記最高電位に接続されている最高電位電源線は上記第
１のNPNトランジスタのコレクタ上を通るように配線さ
れ、最低電位電源線は上記第２のNPNトランジスタのエ
ミッタ上を通るように配線されていることを特徴とする
半導体集積回路装置。 - 【請求項１５】特許請求の範囲第１項、第２項、第10項
または第12項において、 上記論理ゲートを構成するのに２層目の金属配線は、上
記２層目の金属配線層にあらかじめ配置されている配線
格子上に配線されることを特徴とする半導体集積回路装
置。 - 【請求項１６】特許請求の範囲第１項、第２項、第10項
または第12項において、 上記論理ゲートを構成した後に生じる１層目の未使用の
金属配線スペースを、最高電位電源線あるいは最低電位
電源線を補強するための電源強化線の配線領域に用いる
ことを特徴とする半導体集積回路装置。 - 【請求項１７】特許請求の範囲第１項、第２項、第10項
または第12項において、 上記論理ゲートを構成するときに生じる未使用のバイポ
ーラトランジスタ配置領域を、上記論理ゲートを構成す
るための内部配線チャネルに用いることを特徴とする半
導体集積回路装置。 - 【請求項１８】特許請求の範囲第10項または第12項にお
いて、 上記論理ゲートセルのマスクを変更することにより、PM
OSトランジスタとNMOSトランジスタだけで構成される純
CMOS回路を構成し、上記純CMOS回路を含むことを特徴と
する半導体集積回路装置。 - 【請求項１９】特許請求の範囲第２項において、 上記第１のNPNトランジスタと上記PMOSトランジスタと
上記NMOSトランジスタと上記第２のNPNトランジスタか
らなる回路を複数有し、上記第１のNPNトランジスタは
回路ごとに異なるＮウエル領域に形成配置されることを
特徴とする半導体集積回路装置。 - 【請求項２０】特許請求の範囲第19項において、 上記回路ごとに形成される第１のNPNトランジスタのＮ
ウエル領域の上記回路間の間隔は、電源電圧値に近い電
位差が印加されるＮウエル間の間隔以下であることを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59019953A JPH0691197B2 (ja) | 1984-02-08 | 1984-02-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59019953A JPH0691197B2 (ja) | 1984-02-08 | 1984-02-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60165751A JPS60165751A (ja) | 1985-08-28 |
| JPH0691197B2 true JPH0691197B2 (ja) | 1994-11-14 |
Family
ID=12013562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59019953A Expired - Lifetime JPH0691197B2 (ja) | 1984-02-08 | 1984-02-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691197B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746817A (en) * | 1987-03-16 | 1988-05-24 | International Business Machines Corporation | BIFET logic circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
-
1984
- 1984-02-08 JP JP59019953A patent/JPH0691197B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，Ｖｏｌ．２４Ｎｏ．５ＯＣＴＯＢＥＲ１９８９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60165751A (ja) | 1985-08-28 |
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