JPH0546104B2 - - Google Patents
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- JPH0546104B2 JPH0546104B2 JP57147568A JP14756882A JPH0546104B2 JP H0546104 B2 JPH0546104 B2 JP H0546104B2 JP 57147568 A JP57147568 A JP 57147568A JP 14756882 A JP14756882 A JP 14756882A JP H0546104 B2 JPH0546104 B2 JP H0546104B2
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- transistor
- npn
- emitter
- integrated circuit
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
本発明は半導体大規模集積回路に係り、特に、
CMOSトランジスタ及びバイポーラトランジス
タから成る高速で低消費電力のゲートアレイLSI
に関する。 ゲートアレイLSIとは、LSIを製造する時に用
いる10数枚のホトマスクのうちで配線に相当する
マスクのみを開発品種に応じて作成して所望の電
気回路動作を有するLSIを製造するものである。
このマスタスライス方式の概念は1960年代からあ
ると言われている。 ゲートアレイLSIの構成を第１図に示す。 LSIチツプ１０はその外周にボンデイングパツ
ド及び入出力回路領域１４を持ち、内部にはトラ
ンジスタ等の素子から成る基本セル１１をｘ軸方
向に配列した基本セル列１２を配線領域１３を挾
んで繰り返し配置した構成を採つている。所望の
電気回路動作を得るために、隣接した基本セル１
１を１個あるいは数個結線してNANDゲートや
フリツプフロツプ等を形成する。そして複数個の
基本セル１１で形成した各種論理ゲート間を論理
図に従つて配線することによつて１つのLSIを構
成する。 従来のCMOSゲートアレイLSIでは、基本セル
１１はCMOSトランジスタから構成されている。
CMOS回路は消費電力が小さいという特長を有
しているが、MOSトランジスタの伝達コンダク
タンスが小さいため、負荷容量が大きいとその充
放電に時間がかかり、スピードが遅くなる欠点が
あつた。 また、従来のバイポーラゲートアレイLSIで
は、基本セル１１はバイポーラトランジスタ及び
抵抗などから構成されている。バイポーラ回路
は、バイポーラトランジスタの伝達コンダクタン
スがMOSトランジスタに比して大きいために、
負荷容量が大きくなつてもスピードが落ちにくい
という特長を有しているが、大電流を低インピー
ダンス回路に流し込んだり、流し出したりするの
で消費電力が大きいという欠点があつた。 本発明の目的は以上述べてきたMOSゲートア
レイLSI及びバイポーラゲートアレイLSIの欠点
を補い、高速で低消費電力のゲートアレイLSIを
提供することにある。 本発明は、CMOS回路の低消費電力特性及び
バイポーラ回路の高スピード特性に着目し、両回
路を組合わせた複合回路を基本セルとして用い、
高速で低消費電力のゲートアレイLSIを得ようと
するものである。 そのため、バイポーラトランジスタで出力段を
構成し、CMOS回路で論理回路とバイポーラト
ランジスタを駆動する回路を構成した複合回路を
基本セルとして目的を達するものである。 以下、本発明を実施例によつて詳細に説明す
る。 第２図にトーテムポール出力形２入力NAND
回路を示す。 第２図に於いて、２０は、コレクタが電源端子
２０３に、エミツタが出力端子２０２に接続され
る第１のNPNトランジスタ（以下NPNと略す）、
２１は、コレクタが出力端子２０２に、エミツタ
が接地電位GNDである固定電位端子に接続され
る第２のNPN、２０１は２個の入力端子、２２
及び２３は、各ゲートがそれぞれ異なる入力端子
２０１に、各ソース及び各ドレインが、第１の
NPN２０のコレクタとベースとの間に並列にそ
れぞれ接続されるPMOS、２６及び２７は、各
ゲートがそれぞれ異なる入力端子２０１に、各ド
レイン及び各ソースが第２のNPN２１のコレク
タとベースとの間に直列にそれぞれ接続される
NMOS、２１０及び２１１は、第１及び第２の
NPN２０及び２１のベースとエミツタとの間に
設けられる抵抗である。 表１は本実施例の論理動作を示すものである。
CMOSトランジスタ及びバイポーラトランジス
タから成る高速で低消費電力のゲートアレイLSI
に関する。 ゲートアレイLSIとは、LSIを製造する時に用
いる10数枚のホトマスクのうちで配線に相当する
マスクのみを開発品種に応じて作成して所望の電
気回路動作を有するLSIを製造するものである。
このマスタスライス方式の概念は1960年代からあ
ると言われている。 ゲートアレイLSIの構成を第１図に示す。 LSIチツプ１０はその外周にボンデイングパツ
ド及び入出力回路領域１４を持ち、内部にはトラ
ンジスタ等の素子から成る基本セル１１をｘ軸方
向に配列した基本セル列１２を配線領域１３を挾
んで繰り返し配置した構成を採つている。所望の
電気回路動作を得るために、隣接した基本セル１
１を１個あるいは数個結線してNANDゲートや
フリツプフロツプ等を形成する。そして複数個の
基本セル１１で形成した各種論理ゲート間を論理
図に従つて配線することによつて１つのLSIを構
成する。 従来のCMOSゲートアレイLSIでは、基本セル
１１はCMOSトランジスタから構成されている。
CMOS回路は消費電力が小さいという特長を有
しているが、MOSトランジスタの伝達コンダク
タンスが小さいため、負荷容量が大きいとその充
放電に時間がかかり、スピードが遅くなる欠点が
あつた。 また、従来のバイポーラゲートアレイLSIで
は、基本セル１１はバイポーラトランジスタ及び
抵抗などから構成されている。バイポーラ回路
は、バイポーラトランジスタの伝達コンダクタン
スがMOSトランジスタに比して大きいために、
負荷容量が大きくなつてもスピードが落ちにくい
という特長を有しているが、大電流を低インピー
ダンス回路に流し込んだり、流し出したりするの
で消費電力が大きいという欠点があつた。 本発明の目的は以上述べてきたMOSゲートア
レイLSI及びバイポーラゲートアレイLSIの欠点
を補い、高速で低消費電力のゲートアレイLSIを
提供することにある。 本発明は、CMOS回路の低消費電力特性及び
バイポーラ回路の高スピード特性に着目し、両回
路を組合わせた複合回路を基本セルとして用い、
高速で低消費電力のゲートアレイLSIを得ようと
するものである。 そのため、バイポーラトランジスタで出力段を
構成し、CMOS回路で論理回路とバイポーラト
ランジスタを駆動する回路を構成した複合回路を
基本セルとして目的を達するものである。 以下、本発明を実施例によつて詳細に説明す
る。 第２図にトーテムポール出力形２入力NAND
回路を示す。 第２図に於いて、２０は、コレクタが電源端子
２０３に、エミツタが出力端子２０２に接続され
る第１のNPNトランジスタ（以下NPNと略す）、
２１は、コレクタが出力端子２０２に、エミツタ
が接地電位GNDである固定電位端子に接続され
る第２のNPN、２０１は２個の入力端子、２２
及び２３は、各ゲートがそれぞれ異なる入力端子
２０１に、各ソース及び各ドレインが、第１の
NPN２０のコレクタとベースとの間に並列にそ
れぞれ接続されるPMOS、２６及び２７は、各
ゲートがそれぞれ異なる入力端子２０１に、各ド
レイン及び各ソースが第２のNPN２１のコレク
タとベースとの間に直列にそれぞれ接続される
NMOS、２１０及び２１１は、第１及び第２の
NPN２０及び２１のベースとエミツタとの間に
設けられる抵抗である。 表１は本実施例の論理動作を示すものである。
【表】
まず入力２０１のどちらかが“０”レベルの
時、PMOS２２，２３のどちらかがオンとなり、
NMOS２６，２７のどちらかがオフとなる。し
たがつて第１のNPN２０のベース電位が上昇し、
第１のNPN２０はオンとなり、第２のNPN２１
は抵抗２１１を介してベース、エミツタ間が短絡
されオフとなるので第１のNPN２０のエミツタ
電流は負荷を充電し出力２０２は“１”レベルと
なる。 入力２０１の両方が“０”レベルの時、
PMOS２２，２３の両方がオンとなり、NMOS
２６，２７の両方がオフとなる。したがつて動作
は上記と同じで出力２０２は“１”となる。 一方入力２０１の両方が“１”レベルの時、
PMOS２２，２３の両方がオフとなり、NMOS
２６，２７の両方がオンとなる。したがつて第１
のNPN２０はベース、エミツタ間が抵抗２１０
を介して短絡されオフとなり、第２のNPN２１
のベース、コレクタ間はNMOS２６，２７を介
して短絡されるので、第２のNPN２１のベース
には出力２０２から電流が供給され、第２の
NPN２１はオンとなり、出力２０２は“０”レ
ベルとなる。抵抗２１０，２１１はNPNトラン
ジスタがオンになる時には、ベース電流を分流す
るが、NPNトランジスタがオフに切換つた時に
蓄積電荷を引き抜く働きをする。 本実施例によれば、CMOSと、バイポーラト
ランジスタの最小構成で２入力NAND回路が実
現できる。また、本実施例によれば、高周波特性
のすぐれたNPNバイポーラトランジスタを使用
するので、超高速動作が可能である。 また、本実施例によれば、高入力インピーダン
ス、低出力インピーダンス回路を実現でき、電源
２０３から接地までに導電パスを作ることはない
ので低消費電力特性を実現できる。 このバイポーラ・CMOS複合回路を好適に構
成できるレイアウトパターンを第３図に示し、理
解を助けるために縦構造を第４図に示す。第４図
はインバータ回路を示すが、共通概念は第３図と
同じ符号で表わす。 第３図には簡潔のため第４図の埋込層２２７の
パターン等は省略している。アイソレーシヨン２
１２内にPMOS２２，２３、NPN２０、抵抗２
１０，２１１及びNMOS２６，２７を構成し、
アイソレーシヨン２１３内にNPN２１を構成す
る。第３図のゲート電極２２０，２２１上に第２
図と対応したMOSトランジスタの番号を示す。
P+領域２１９とゲート電極２２０，２２１から
PMOS２２，２３が構成され、Ｐウエル２１４
内のN+領域２２３とゲート電極２２１，２２０
からNMOS２６，２７が構成される。NPN２０
はＰ領域２１７をベースとし、Ｐ領域２１７内の
N+領域２１８をエミツタとし、N+領域２１５を
コレクタとしている。抵抗２１０，２１１はそれ
ぞれＰ領域２１６，２２２から構成される。
NPN２１はアイソレーシヨン２１３内にあるＰ
領域２２５をベースとし、Ｐ領域２２５内のN+
領域２２６をエミツタとし、N+領域２２４をコ
レクタとしている。 次に各素子間の結線について説明する。NPN
２０のコレクタ２１５とPMOS２２，２３のソ
ースはAL配線４２によつて電源に接続される。
□×印はAL配線と各素子とのコンタクトを示す。 PMOS２２，２３のドレインとNPN２０のベ
ースと抵抗２１０の一端はAL配線２２８によつ
て各々接続される。抵抗２１０の他の一端と
NPN２０のエミツタ２１８はAL配線２２９によ
つて接続される。NPN２１のエミツタ２２６と
抵抗２１１の一端とＰウエル２１４はAL配線４
３によつて接地電位に接続される。抵抗２１１の
他の一端とNMOS２７のソースとNPN２１のベ
ースはAL配線２３０によつて各々接続される。 NMOS２６のドレインとNPN２１のコレクタ
２２４はAL配線２３１によつて接続される。図
示していないが、NPN２０のエミツタ２１８と
NPN２１とコレクタ２２４は２層目のAL配線に
よつて接続する。 第３図に示したレイアウトパターンからAL配
線とコンタクトを除いたパターンを第５図に示
す。つまり、第５図のパターンに第３図のAL配
線とコンタクトを施せば２入力NAND回路にな
り、他のAL配線とコンタクトを施せばインバー
タや２入力NOR回路を構成することができる。
更にフリツプフロツプ等を構成する場合には第５
図のパターンを必要数横に並べて用いれば良い。
したがつて、第５図を基本セルとして第１図のよ
うに配置すれば、ゲートアレイの基本セル列を構
成することができる。本実施例によれば、バイポ
ーラ・CMOS複合論理回路を構成できる基本セ
ルを有するゲートアレイLSIを実現できるので、
高速、低消費電力のゲートアレイLSIを得ること
ができる。 第６図はトーテムポール出力形２入力NAND
回路の他の実施例を示す。第２図の実施例に於け
る抵抗２１０をNMOS２４０とPMOS２４２に、
抵抗２１１をNMOS２４１に置き換えた実施例
である。NMOS２４０のゲートは電源端子２０
３に、ドレイン及びソースはそれぞれNPN２０
のベースとエミツタに接続される。NMOS２４
１のゲートは電源端子２０３に、ドレイン及びソ
ースはそれぞれNPN２１のベースとエミツタに
接続される。PMOS２４２のゲートは接地電位
に、ドレイン及びソースはそれぞれNPN２０の
エミツタとベースに接続される。第２図と同じ部
品は同じ番号で示す。第２図とほぼ同じ動作であ
る。NMOS２４１は非飽和領域で常に動作し、
抵抗２１１の代用をしている。PMOS２４２は
入力２０１のどちらかが“０”レベルの時に、出
力２０２を電源電圧まで上げる働きをし、
NMOS２４０は出力２０２が“０”レベルの時、
NPN２０のベース、エミツタ間を短絡し、NPN
２０をオフにして、貫通電流をなくし、消費電力
を減少させる働きをする。本実施例によれば、抵
抗の代わりに小さなチヤネル幅を有するMOSト
ランジスタを用いるので更に集積度の向上を図る
ことができる。 このバイポーラ・CMOS複合回路を好適に構
成できるレイアウトパターンを第７図に示す。第
７図には簡潔のため埋込層のパターン等は省略し
ている。アイソレーシヨン２４３内にPMOS２
２，２３，２４２、NPN２０及びNMOS２６，
２７，２４０，２４１を構成し、アイソレーシヨ
ン２４４内にNPN２１を構成する。ゲート電極
２５３，２５４，２５５，２５６上に第６図と対
応したMOSトランジスタの番号を示す。P+領域
２４９とゲート電極２５３，２５４，２５５から
PMOS２４２，２３，２２が構成され、Ｐウエ
ル２４５内のN+領域２５０とゲート電極２５４，
２５５からNMOS２６，２７が構成される。ま
た、Ｐウエル２４５内のN+領域２５１，２５２
とゲート電極２５６からNMOS２４０，２４１
が構成される。NPN２０はＰ領域２４７をベー
スとし、Ｐ領域２４７内のN+領域２４８をエミ
ツタとし、N+領域２４６をコレクタとしている。
NPN２１はアイソレーシヨン２４４内にあるＰ
領域２５８をベースとし、Ｐ領域２５８内のN+
領域２５９をエミツタとし、N+領域２５７をコ
レクタとしている。 次に各素子間の結線について説明する。NPN
２０のコレクタ２４６とPMOS２２，２３のソ
ースとNMOS２４０，２４１のゲート２５６は
AL配線４２によつて電源に接続される。図中□×
印はAL配線と各素子とのコンタクトを示す。
PMOS２２，２３のドレインとNPN２０のベー
ス２４７とPMOS２４２のソースはAL配線２６
０によつて各々接続される。NPN２０のエミツ
タ２４８とPMOS２４２のドレインはAL配線２
６１によつて接続される。PMOS２４２のドレ
インとNMOS２６のドレインとNMOS２４０の
ソースはAL配線２６２によつて接続される。
NMOS２６のドレインとNPN２１のコレクタ２
５７はAL配線２６３によつて接続される。
NMOS２７のソースとNMOS２４１のドレイン
とNPN２１のベース２５８はAL配線２６４によ
つて各々接続される。NPN２１のエミツタ２５
９とNMOS２４１のソースとPMOS２４２のゲ
ート２５３とＰウエル２４５はAL配線４３によ
つて接地電位に接続される。 第７図に示したレイアウトパターンからAL配
線とコンタクトを除いたパターンを第８図に示
す。つまり、第８図のパターンに第７図のAL配
線とコンタクトを施せば、２入力NAND回路に
なり、他のAL配線とコンタクトを施せばインバ
ータや２入力NOR回路を構成することができる。
更にフリツプフロツプ等を構成する場合には第８
図のパターンを必要数横に並べて用いれば良い。
したがつて、第８図を基本セルとして第１図のよ
うに配置すれば、ゲートアレイの基本セル列を構
成することができる。本実施例によれば、抵抗の
代わりに小さなチヤネル幅を有するMOSトラン
ジスタを用いるので、更に高集積のゲートアレイ
LSIを得ることができる。 第６図の実施例においてはNPN２０のベース、
エミツタ間にPMOS２４２を設置したが、この
PMOS２４２を設けなくても実動作には問題な
い。これによつて更に高集積のゲートアレイLSI
を得ることができる。 第９図はトーテムポール形出力段を持つ２入力
NAND回路の他の実施例を示す。本NAND回路
はNPN２０，２１、PMOS２２，２３、デプレ
シヨン形NMOSトランジスタ（以下DNMOSと
略す）２４，２５、NMOS２６，２７、デプレ
シヨン形PMOSトランジスタ（以下DPMOSと略
す）２８，２９から成る。動作を説明する。まず
入力２０１のどちらかが“０”レベルの時、
PMOS２２，２３のどちらかがオンとなり、
NMOS２６，２７のどちらかがオフとなり、
DPMOS２８，２９のどちらかのオン抵抗が小さ
くなる。したがつてNPN２０のベース電位が上
昇し、NPN２０はオンとなり、NPN２１は
DPMOS２８か２９を介してベース、エミツタ間
が短絡されオフとなるのでNPN２０のエミツタ
電流は負荷を充電し出力２０２は“１”レベルと
なる。入力２０１の両方が“０”レベルの時、
PMOS２２，２３の両方がオンとなり、NMOS
２６，２７の両方がオフとなり、DPMOS２８，
２９のオン抵抗が小さくなる。したがつて動作は
上記と同じで出力２０２は“１”レベルとなる。
一方入力２０１の両方が“１”レベルの時、
PMOS２２，２３の両方がオフとなり、NMOS
２６，２７の両方がオンとなり、DNMOS２４，
２５のオン抵抗が小さくなり、DPMOS２８，２
９のオン抵抗が大きくなる。したがつてNPN２
０はベース、エミツタ間がDNMOS２４，２５
を介して短絡されオフとなり、NPN２１のベー
ス、コレクタ間はNMOS２６，２７を介して短
絡されるので、NPN２１のベースには出力２０
２から電流が供給され、NPN２１はオンとなり、
出力２０２は“０”レベルとなる。 本実施例によればNPNをオフにするときには、
そのNPNのベース、エミツタ間のMOSのオン抵
抗が小さくなり蓄積電荷を高速に抜き、NPNが
オンになる時にはそのベース、エミツタ間の
MOSのオン抵抗が大きくなり、ベース電流が分
流しないので高速にオンとなる。したがつてより
高速動作が可能となる。 このバイポーラ・CMOS複合回路を好適に構
成できるレイアウトパターンを第１０図に示し、
理解を助けるために縦構造を第１１図に示す。第
１１図はインバータ回路を示すが、共通概念は第
１０図と同じ符号で表わす。第１０図には簡潔の
ために第１１図の埋込層５０パターン等は省略し
ている。アイソレーシヨン３０内にPMOS２２，
２３、DNMOS２４，２５、及びNPN２０を構
成し、アイソレーシヨン４４内にNMOS２６，
２７、DPMOS２８，２９及びNPN２１を構成
する。第１０図のゲート電極３７，３８上に第９
図と対応したMOSトランジスタの番号を示す。
P+領域３４とゲート電極３８，３７からPMOS
２２，２３が構成され、N+領域３５とゲート電
極３８，３７からNMOS２６，２７が構成され、
それらの外側のPMOS側にN+領域３３とゲート
電極３７，３８からDNMOS２４，２５が構成
され、NMOS側にP+領域３６とゲート電極３７，
３８からDPMOS２８，２９が構成されている。
NPN２０はアイソレーシヨン３０内にあるN+領
域３９をコレクタとして、Ｐウエル３１をベース
とし、DNMOS２５のソース（第１０図のコン
タクト孔４１がある所）をエミツタとしている。
Ｐウエル３１内にはDNMOS２４，２５が含ま
れているがPMOS２２，２３のドレイン領域の
一部も含まれている。これはNPN２０のベース
とPMOS２２，２３のドレイン間をAL配線を用
いずに内部接続するためである。NPN２１はア
イソレーシヨン４４内にあるN+領域４０をエミ
ツタとし、Ｐウエル３２をベースとし、NMOS
２６のドレインのＰウエル３２の外側４５をコレ
クタとしている。Ｐウエル３２はDPMOS２８，
２９のソースの一部を含んでいる。これはNPN
２１のベースとDPMOS２８，２９のソース間を
AL配線を用いずに内部接続するためである。ま
たＰウエル３２はNMOS２６のドレインの一部
を含んでいない。これはNPN２１のコレクタと
NMOS２６のドレイン間をAL配線を用いずに内
部接続するためである。NPN２０のコレクタ３
９とPMOS２２，２３のソースはVCC電源線４
２によつて電源に接続される。NPN２０のベー
スとDNMOS２４のドレインはAL配線４６で接
続される。NPN２１のエミツタ４０とDPMOS
２８，２９のドレインはGND電源線４３によつ
てGNDに接続される。NPN２１のベースと
NMOS２７のソースはAL配線４７で接続され
る。NPN２０のエミツタ（コンタクト孔４１の
箇所）とNPN２１のコレクタ（コンタクト孔４
８の箇所）を２層目のAL（図示せず）で結線すれ
ばそこが出力２０２となる。入力２０１はゲート
電極３７，３８である。 第１０図示したレイアウトパターンを必要数用
いてAL配線層及びコンタクト層を論理ゲート毎
に変えれば、インバータやNAND回路を構成す
ることができる。したがつて第１０図にAL配線
層とコンタクト層を施していないものを基本セル
として第１図のように配置すれば、ゲートアレイ
の基本セル列となる。また、DNMOS２４，２
５のソース、ドレイン領域とAL配線を接続する
コンタクト孔と、PDMOS２８，２９のソース、
ドレイン領域とAL配線を接続するコンタクト孔
が、基本セルの中心寄りに存在できるので、
DNMOS２４，２５とDPMOS２８，２９のソー
ス、ドレイン領域の外側の上をAL配線領域とし
て用いることができる。このことは配線領域の下
に素子を埋め込んでいることに相当し、面積効率
が良くなる。本実施例によれば、バイポーラ・
CMOS複合論理回路を高密度に構成できるので、
高速、低消費電力及び高集積のバイポーラ・
CMOS複合のゲートアレイLSIを得ることができ
る。 本発明の他の実施例を図面により説明する。第
１２図は相補形出力段を持つ２入力NAND回路
を示す。本NAND回路はPNPトランジスタ（以
下PNPと略す）５１、NPN２１、PMOS２２，
２３、DNMOS２４，２５、NMOS２６，２７、
DPMOS２８，２９から成る。第２図と同じ部品
は同じ符号で示してある。次に動作を説明する。
まず入力５２のどちらかが“０”レベルの時、
PMOS２２，２３のどちらかがオンとなり、
NMOS２６，２７のどちらかがオフとなり、
DPMOS２８，２９のどちらかのオン抵抗が小さ
くなる。したがつてPNP５１のベース電位が下
がり、PNP５１はオンとなり、NPN２１は
DPMOS２８か２９を介してベース、エミツタ間
が短絡されオフとなるのでPNP５１のコレクタ
電流は負荷を充電し出力５３は“１”レベルとな
る。次に入力５２の両方が“０”レベルの時、
PMOS２２，２３の両方がオンとなり、NMOS
２６，２７の両方がオフとなり、DPMOS２８，
２９のオン抵抗が小さくなる。したがつて動作は
上記と同じで出力５３は“１”レベルとなる。一
方入力５２の両方が“１”レベルの時、PMOS
２２，２３の両方がオフとなり、NMOS２６，
２７の両方がオンとなり、DNMOS２４，２５
のオン抵抗が小さくなり、DPMOS２８，２９の
オン抵抗が大きくなる。したがつてPNP５１は
ベース、エミツタ間がDNMOS２４，２５を介
して短絡されオフとなり、NPN２１のベース、
コレクタ間はNMOS２６，２７を介して短絡さ
れるので、NPN２１のベースには出力５３から
電流が供給され、NPN２１はオンとなり、出力
５３は“０”レベルとなる。 このバイポーラ・CMOS複合回路を好適に構
成できるレイアウトパターンを第１３図に示し、
理解を助けるために縦構造を第１４図に示す。第
１４図はインバータ回路を示すが、共通概念は第
１３図と同じ付号で示す。第１３図は簡単のた
め、第１４図の埋込層５０のパターン等は省略し
ている。本例においてはPNPトランジスタ５１
は横形が用いられている。ゲート電極３７，３８
の上に第１２図と対応したMOSトランジスタの
番号を示す。MOSトランジスタ及びNPN２１の
構成は第１０図と同じである。PNP５１は横形
で、P+領域６２をエミツタとし、アイソレーシ
ヨン６０内のＮ領域をベースとし、PMOS２２
のドレイン（コンタクト孔６３がある箇所）をコ
レクタとしている。Ｐウエル６１はDNMOS２
４のソースの一部を含んでいない。これはPNP
５１のベースとDNMOS２４のソース間をAL配
線を用いずに内部接続するためである。PNP５
１のエミツタ６２とDNMOS２５のドレインは
VCC電源線４２によつて電源に接続される。
DNMOS２４のソースとPMOS２２，２３のソ
ースはAL配線６４によつて接続される。NMOS
２６，２７、DPMOS２８，２９、NPN２１の
接続は第１０図と同じであるので説明を省略す
る。PNP５１のコレクタ（コンタクト孔６３の
箇所）とNPN２１のコレクタ（コンタクト孔４
８の箇所）を２層目のAL（図示せず）で結線すれ
ばそこが出力５３となる。入力５２はゲート電極
３７，３８である。 第１３図に示したレイアウトパターンを必要数
用いてAL配線層及びコンタクト層を論理ゲート
毎に変えればインバータやNAND回路を構成す
ることができる。したがつて第１３図にAL配線
層とコンタクト層を施していないものを基本セル
として第１図のように配置すればゲートアレイの
基本セル列となる。本実施例によつても、高速、
低消費電力及び高集積のバイポーラ・CMOS複
合のゲートアレイLSIを得ることができる。 第１５図に示した相補形出力段を持つ２入力
NAND回路を好適に構成できる本発明の他の実
施例を第１６図に示し、理解を助けるために縦構
造を第１７図に示す。まず第１５図の動作を説明
する。まず入力８６のどちらかが“０”レベルの
時、PMOS８２，８３のどちらがオンとなり、
NMOS８４，８５のどちらかがオフとなる。し
たがつてNPN８０とPNP８１のベース電位が上
がりNPN８０はオンになり、PNP８１はオフに
なるのでNPN８０のエミツタ電流は負荷を充電
し出力８７は“１”レベルとなる。次に入力８６
の両方が“０”レベルの時、PMOS８２，８３
の両方がオンとなり、NMOS８４，８５の両方
がオンとなる。したがつて動作は上記と同じで出
力８７は“１”レベルとなる。一方、入力８６の
両方が“１”レベルの時、PMOS８２，８３の
両方がオフとなり、NMOS８４，８５の両方が
オンとなる。したがつてNPN８０とPNP８１の
ベース電位が下がり、NPN８０はオフとなり、
PNP８１はオンとなるので、出力８７は“０”
レベルとなる。第１６図は第１５図を好適に構成
できるレイアウトパターンを示し、第１７図はそ
の縦構造である。第１７図はインバータ回路を示
すが、共通概念は第１６図と同じ符号で表わす。
第１６図のゲート電極９３，９４上に第１５図と
対応したMOSトランジスタの番号を示す。P+領
域９１とゲート電極９３，９４からPMOS８３，
８２が構成され、N+領域９２とゲート電極９３，
９４からNMOS８４，８５が構成される。NPN
８０はN+領域９６をエミツタとし、Ｐ領域９５
をベースとし、N+領域９９をコレクタとしてい
る。またPNP８１はP+領域９８をエミツタとし、
Ｎ領域９７をベースとし、P+領域１００をコレ
クタとしている。PMOS８２，８３のソースと
NPN８０のコレクタ９９はVCC電源線１０１で
電源に接続される。PMOS８２，８３のドレイ
ン、NPN８０とPNP８１のベース９５と９７、
NMOS８４のドレイン間はAL配線１０２によつ
て接続される。PNP８１のコレクタ１００と
NMOS８５のソースはGND電源線１０３で
GNDに接続される。NPN８０のエミツタ９６と
PNP８１のエミツタ９８間はAL配線１０４で接
続され、そこが出力８７となる。入力８６はゲー
ト電極９３，９４である。 第１６図に示したレイアウトパターンを必要数
用いてAL配線層及びコンタクト層を論理ゲート
毎に変えればインバータやNAND回路を構成す
ることができる。したがつて第１６図にAL配線
層とコンタクト層を施していないものを基本セル
として第１図のように配置すればゲートアレイの
基本セル列となる。本実施例によればアイソレー
シヨン領域が不要であるので、更に高集積のゲー
トアレイLSIを得ることができる。 本発明によれば、バイポーラトランジスタ回路
の高駆動能力とCMOS回路の低消費電力特性を
兼ね備えたバイポーラ・CMOS複合回路を構成
できる基本セルを有するゲートアレイLSIを製造
できるので、高速、低消費電力のゲートアレイ
LSIを実現できる。
時、PMOS２２，２３のどちらかがオンとなり、
NMOS２６，２７のどちらかがオフとなる。し
たがつて第１のNPN２０のベース電位が上昇し、
第１のNPN２０はオンとなり、第２のNPN２１
は抵抗２１１を介してベース、エミツタ間が短絡
されオフとなるので第１のNPN２０のエミツタ
電流は負荷を充電し出力２０２は“１”レベルと
なる。 入力２０１の両方が“０”レベルの時、
PMOS２２，２３の両方がオンとなり、NMOS
２６，２７の両方がオフとなる。したがつて動作
は上記と同じで出力２０２は“１”となる。 一方入力２０１の両方が“１”レベルの時、
PMOS２２，２３の両方がオフとなり、NMOS
２６，２７の両方がオンとなる。したがつて第１
のNPN２０はベース、エミツタ間が抵抗２１０
を介して短絡されオフとなり、第２のNPN２１
のベース、コレクタ間はNMOS２６，２７を介
して短絡されるので、第２のNPN２１のベース
には出力２０２から電流が供給され、第２の
NPN２１はオンとなり、出力２０２は“０”レ
ベルとなる。抵抗２１０，２１１はNPNトラン
ジスタがオンになる時には、ベース電流を分流す
るが、NPNトランジスタがオフに切換つた時に
蓄積電荷を引き抜く働きをする。 本実施例によれば、CMOSと、バイポーラト
ランジスタの最小構成で２入力NAND回路が実
現できる。また、本実施例によれば、高周波特性
のすぐれたNPNバイポーラトランジスタを使用
するので、超高速動作が可能である。 また、本実施例によれば、高入力インピーダン
ス、低出力インピーダンス回路を実現でき、電源
２０３から接地までに導電パスを作ることはない
ので低消費電力特性を実現できる。 このバイポーラ・CMOS複合回路を好適に構
成できるレイアウトパターンを第３図に示し、理
解を助けるために縦構造を第４図に示す。第４図
はインバータ回路を示すが、共通概念は第３図と
同じ符号で表わす。 第３図には簡潔のため第４図の埋込層２２７の
パターン等は省略している。アイソレーシヨン２
１２内にPMOS２２，２３、NPN２０、抵抗２
１０，２１１及びNMOS２６，２７を構成し、
アイソレーシヨン２１３内にNPN２１を構成す
る。第３図のゲート電極２２０，２２１上に第２
図と対応したMOSトランジスタの番号を示す。
P+領域２１９とゲート電極２２０，２２１から
PMOS２２，２３が構成され、Ｐウエル２１４
内のN+領域２２３とゲート電極２２１，２２０
からNMOS２６，２７が構成される。NPN２０
はＰ領域２１７をベースとし、Ｐ領域２１７内の
N+領域２１８をエミツタとし、N+領域２１５を
コレクタとしている。抵抗２１０，２１１はそれ
ぞれＰ領域２１６，２２２から構成される。
NPN２１はアイソレーシヨン２１３内にあるＰ
領域２２５をベースとし、Ｐ領域２２５内のN+
領域２２６をエミツタとし、N+領域２２４をコ
レクタとしている。 次に各素子間の結線について説明する。NPN
２０のコレクタ２１５とPMOS２２，２３のソ
ースはAL配線４２によつて電源に接続される。
□×印はAL配線と各素子とのコンタクトを示す。 PMOS２２，２３のドレインとNPN２０のベ
ースと抵抗２１０の一端はAL配線２２８によつ
て各々接続される。抵抗２１０の他の一端と
NPN２０のエミツタ２１８はAL配線２２９によ
つて接続される。NPN２１のエミツタ２２６と
抵抗２１１の一端とＰウエル２１４はAL配線４
３によつて接地電位に接続される。抵抗２１１の
他の一端とNMOS２７のソースとNPN２１のベ
ースはAL配線２３０によつて各々接続される。 NMOS２６のドレインとNPN２１のコレクタ
２２４はAL配線２３１によつて接続される。図
示していないが、NPN２０のエミツタ２１８と
NPN２１とコレクタ２２４は２層目のAL配線に
よつて接続する。 第３図に示したレイアウトパターンからAL配
線とコンタクトを除いたパターンを第５図に示
す。つまり、第５図のパターンに第３図のAL配
線とコンタクトを施せば２入力NAND回路にな
り、他のAL配線とコンタクトを施せばインバー
タや２入力NOR回路を構成することができる。
更にフリツプフロツプ等を構成する場合には第５
図のパターンを必要数横に並べて用いれば良い。
したがつて、第５図を基本セルとして第１図のよ
うに配置すれば、ゲートアレイの基本セル列を構
成することができる。本実施例によれば、バイポ
ーラ・CMOS複合論理回路を構成できる基本セ
ルを有するゲートアレイLSIを実現できるので、
高速、低消費電力のゲートアレイLSIを得ること
ができる。 第６図はトーテムポール出力形２入力NAND
回路の他の実施例を示す。第２図の実施例に於け
る抵抗２１０をNMOS２４０とPMOS２４２に、
抵抗２１１をNMOS２４１に置き換えた実施例
である。NMOS２４０のゲートは電源端子２０
３に、ドレイン及びソースはそれぞれNPN２０
のベースとエミツタに接続される。NMOS２４
１のゲートは電源端子２０３に、ドレイン及びソ
ースはそれぞれNPN２１のベースとエミツタに
接続される。PMOS２４２のゲートは接地電位
に、ドレイン及びソースはそれぞれNPN２０の
エミツタとベースに接続される。第２図と同じ部
品は同じ番号で示す。第２図とほぼ同じ動作であ
る。NMOS２４１は非飽和領域で常に動作し、
抵抗２１１の代用をしている。PMOS２４２は
入力２０１のどちらかが“０”レベルの時に、出
力２０２を電源電圧まで上げる働きをし、
NMOS２４０は出力２０２が“０”レベルの時、
NPN２０のベース、エミツタ間を短絡し、NPN
２０をオフにして、貫通電流をなくし、消費電力
を減少させる働きをする。本実施例によれば、抵
抗の代わりに小さなチヤネル幅を有するMOSト
ランジスタを用いるので更に集積度の向上を図る
ことができる。 このバイポーラ・CMOS複合回路を好適に構
成できるレイアウトパターンを第７図に示す。第
７図には簡潔のため埋込層のパターン等は省略し
ている。アイソレーシヨン２４３内にPMOS２
２，２３，２４２、NPN２０及びNMOS２６，
２７，２４０，２４１を構成し、アイソレーシヨ
ン２４４内にNPN２１を構成する。ゲート電極
２５３，２５４，２５５，２５６上に第６図と対
応したMOSトランジスタの番号を示す。P+領域
２４９とゲート電極２５３，２５４，２５５から
PMOS２４２，２３，２２が構成され、Ｐウエ
ル２４５内のN+領域２５０とゲート電極２５４，
２５５からNMOS２６，２７が構成される。ま
た、Ｐウエル２４５内のN+領域２５１，２５２
とゲート電極２５６からNMOS２４０，２４１
が構成される。NPN２０はＰ領域２４７をベー
スとし、Ｐ領域２４７内のN+領域２４８をエミ
ツタとし、N+領域２４６をコレクタとしている。
NPN２１はアイソレーシヨン２４４内にあるＰ
領域２５８をベースとし、Ｐ領域２５８内のN+
領域２５９をエミツタとし、N+領域２５７をコ
レクタとしている。 次に各素子間の結線について説明する。NPN
２０のコレクタ２４６とPMOS２２，２３のソ
ースとNMOS２４０，２４１のゲート２５６は
AL配線４２によつて電源に接続される。図中□×
印はAL配線と各素子とのコンタクトを示す。
PMOS２２，２３のドレインとNPN２０のベー
ス２４７とPMOS２４２のソースはAL配線２６
０によつて各々接続される。NPN２０のエミツ
タ２４８とPMOS２４２のドレインはAL配線２
６１によつて接続される。PMOS２４２のドレ
インとNMOS２６のドレインとNMOS２４０の
ソースはAL配線２６２によつて接続される。
NMOS２６のドレインとNPN２１のコレクタ２
５７はAL配線２６３によつて接続される。
NMOS２７のソースとNMOS２４１のドレイン
とNPN２１のベース２５８はAL配線２６４によ
つて各々接続される。NPN２１のエミツタ２５
９とNMOS２４１のソースとPMOS２４２のゲ
ート２５３とＰウエル２４５はAL配線４３によ
つて接地電位に接続される。 第７図に示したレイアウトパターンからAL配
線とコンタクトを除いたパターンを第８図に示
す。つまり、第８図のパターンに第７図のAL配
線とコンタクトを施せば、２入力NAND回路に
なり、他のAL配線とコンタクトを施せばインバ
ータや２入力NOR回路を構成することができる。
更にフリツプフロツプ等を構成する場合には第８
図のパターンを必要数横に並べて用いれば良い。
したがつて、第８図を基本セルとして第１図のよ
うに配置すれば、ゲートアレイの基本セル列を構
成することができる。本実施例によれば、抵抗の
代わりに小さなチヤネル幅を有するMOSトラン
ジスタを用いるので、更に高集積のゲートアレイ
LSIを得ることができる。 第６図の実施例においてはNPN２０のベース、
エミツタ間にPMOS２４２を設置したが、この
PMOS２４２を設けなくても実動作には問題な
い。これによつて更に高集積のゲートアレイLSI
を得ることができる。 第９図はトーテムポール形出力段を持つ２入力
NAND回路の他の実施例を示す。本NAND回路
はNPN２０，２１、PMOS２２，２３、デプレ
シヨン形NMOSトランジスタ（以下DNMOSと
略す）２４，２５、NMOS２６，２７、デプレ
シヨン形PMOSトランジスタ（以下DPMOSと略
す）２８，２９から成る。動作を説明する。まず
入力２０１のどちらかが“０”レベルの時、
PMOS２２，２３のどちらかがオンとなり、
NMOS２６，２７のどちらかがオフとなり、
DPMOS２８，２９のどちらかのオン抵抗が小さ
くなる。したがつてNPN２０のベース電位が上
昇し、NPN２０はオンとなり、NPN２１は
DPMOS２８か２９を介してベース、エミツタ間
が短絡されオフとなるのでNPN２０のエミツタ
電流は負荷を充電し出力２０２は“１”レベルと
なる。入力２０１の両方が“０”レベルの時、
PMOS２２，２３の両方がオンとなり、NMOS
２６，２７の両方がオフとなり、DPMOS２８，
２９のオン抵抗が小さくなる。したがつて動作は
上記と同じで出力２０２は“１”レベルとなる。
一方入力２０１の両方が“１”レベルの時、
PMOS２２，２３の両方がオフとなり、NMOS
２６，２７の両方がオンとなり、DNMOS２４，
２５のオン抵抗が小さくなり、DPMOS２８，２
９のオン抵抗が大きくなる。したがつてNPN２
０はベース、エミツタ間がDNMOS２４，２５
を介して短絡されオフとなり、NPN２１のベー
ス、コレクタ間はNMOS２６，２７を介して短
絡されるので、NPN２１のベースには出力２０
２から電流が供給され、NPN２１はオンとなり、
出力２０２は“０”レベルとなる。 本実施例によればNPNをオフにするときには、
そのNPNのベース、エミツタ間のMOSのオン抵
抗が小さくなり蓄積電荷を高速に抜き、NPNが
オンになる時にはそのベース、エミツタ間の
MOSのオン抵抗が大きくなり、ベース電流が分
流しないので高速にオンとなる。したがつてより
高速動作が可能となる。 このバイポーラ・CMOS複合回路を好適に構
成できるレイアウトパターンを第１０図に示し、
理解を助けるために縦構造を第１１図に示す。第
１１図はインバータ回路を示すが、共通概念は第
１０図と同じ符号で表わす。第１０図には簡潔の
ために第１１図の埋込層５０パターン等は省略し
ている。アイソレーシヨン３０内にPMOS２２，
２３、DNMOS２４，２５、及びNPN２０を構
成し、アイソレーシヨン４４内にNMOS２６，
２７、DPMOS２８，２９及びNPN２１を構成
する。第１０図のゲート電極３７，３８上に第９
図と対応したMOSトランジスタの番号を示す。
P+領域３４とゲート電極３８，３７からPMOS
２２，２３が構成され、N+領域３５とゲート電
極３８，３７からNMOS２６，２７が構成され、
それらの外側のPMOS側にN+領域３３とゲート
電極３７，３８からDNMOS２４，２５が構成
され、NMOS側にP+領域３６とゲート電極３７，
３８からDPMOS２８，２９が構成されている。
NPN２０はアイソレーシヨン３０内にあるN+領
域３９をコレクタとして、Ｐウエル３１をベース
とし、DNMOS２５のソース（第１０図のコン
タクト孔４１がある所）をエミツタとしている。
Ｐウエル３１内にはDNMOS２４，２５が含ま
れているがPMOS２２，２３のドレイン領域の
一部も含まれている。これはNPN２０のベース
とPMOS２２，２３のドレイン間をAL配線を用
いずに内部接続するためである。NPN２１はア
イソレーシヨン４４内にあるN+領域４０をエミ
ツタとし、Ｐウエル３２をベースとし、NMOS
２６のドレインのＰウエル３２の外側４５をコレ
クタとしている。Ｐウエル３２はDPMOS２８，
２９のソースの一部を含んでいる。これはNPN
２１のベースとDPMOS２８，２９のソース間を
AL配線を用いずに内部接続するためである。ま
たＰウエル３２はNMOS２６のドレインの一部
を含んでいない。これはNPN２１のコレクタと
NMOS２６のドレイン間をAL配線を用いずに内
部接続するためである。NPN２０のコレクタ３
９とPMOS２２，２３のソースはVCC電源線４
２によつて電源に接続される。NPN２０のベー
スとDNMOS２４のドレインはAL配線４６で接
続される。NPN２１のエミツタ４０とDPMOS
２８，２９のドレインはGND電源線４３によつ
てGNDに接続される。NPN２１のベースと
NMOS２７のソースはAL配線４７で接続され
る。NPN２０のエミツタ（コンタクト孔４１の
箇所）とNPN２１のコレクタ（コンタクト孔４
８の箇所）を２層目のAL（図示せず）で結線すれ
ばそこが出力２０２となる。入力２０１はゲート
電極３７，３８である。 第１０図示したレイアウトパターンを必要数用
いてAL配線層及びコンタクト層を論理ゲート毎
に変えれば、インバータやNAND回路を構成す
ることができる。したがつて第１０図にAL配線
層とコンタクト層を施していないものを基本セル
として第１図のように配置すれば、ゲートアレイ
の基本セル列となる。また、DNMOS２４，２
５のソース、ドレイン領域とAL配線を接続する
コンタクト孔と、PDMOS２８，２９のソース、
ドレイン領域とAL配線を接続するコンタクト孔
が、基本セルの中心寄りに存在できるので、
DNMOS２４，２５とDPMOS２８，２９のソー
ス、ドレイン領域の外側の上をAL配線領域とし
て用いることができる。このことは配線領域の下
に素子を埋め込んでいることに相当し、面積効率
が良くなる。本実施例によれば、バイポーラ・
CMOS複合論理回路を高密度に構成できるので、
高速、低消費電力及び高集積のバイポーラ・
CMOS複合のゲートアレイLSIを得ることができ
る。 本発明の他の実施例を図面により説明する。第
１２図は相補形出力段を持つ２入力NAND回路
を示す。本NAND回路はPNPトランジスタ（以
下PNPと略す）５１、NPN２１、PMOS２２，
２３、DNMOS２４，２５、NMOS２６，２７、
DPMOS２８，２９から成る。第２図と同じ部品
は同じ符号で示してある。次に動作を説明する。
まず入力５２のどちらかが“０”レベルの時、
PMOS２２，２３のどちらかがオンとなり、
NMOS２６，２７のどちらかがオフとなり、
DPMOS２８，２９のどちらかのオン抵抗が小さ
くなる。したがつてPNP５１のベース電位が下
がり、PNP５１はオンとなり、NPN２１は
DPMOS２８か２９を介してベース、エミツタ間
が短絡されオフとなるのでPNP５１のコレクタ
電流は負荷を充電し出力５３は“１”レベルとな
る。次に入力５２の両方が“０”レベルの時、
PMOS２２，２３の両方がオンとなり、NMOS
２６，２７の両方がオフとなり、DPMOS２８，
２９のオン抵抗が小さくなる。したがつて動作は
上記と同じで出力５３は“１”レベルとなる。一
方入力５２の両方が“１”レベルの時、PMOS
２２，２３の両方がオフとなり、NMOS２６，
２７の両方がオンとなり、DNMOS２４，２５
のオン抵抗が小さくなり、DPMOS２８，２９の
オン抵抗が大きくなる。したがつてPNP５１は
ベース、エミツタ間がDNMOS２４，２５を介
して短絡されオフとなり、NPN２１のベース、
コレクタ間はNMOS２６，２７を介して短絡さ
れるので、NPN２１のベースには出力５３から
電流が供給され、NPN２１はオンとなり、出力
５３は“０”レベルとなる。 このバイポーラ・CMOS複合回路を好適に構
成できるレイアウトパターンを第１３図に示し、
理解を助けるために縦構造を第１４図に示す。第
１４図はインバータ回路を示すが、共通概念は第
１３図と同じ付号で示す。第１３図は簡単のた
め、第１４図の埋込層５０のパターン等は省略し
ている。本例においてはPNPトランジスタ５１
は横形が用いられている。ゲート電極３７，３８
の上に第１２図と対応したMOSトランジスタの
番号を示す。MOSトランジスタ及びNPN２１の
構成は第１０図と同じである。PNP５１は横形
で、P+領域６２をエミツタとし、アイソレーシ
ヨン６０内のＮ領域をベースとし、PMOS２２
のドレイン（コンタクト孔６３がある箇所）をコ
レクタとしている。Ｐウエル６１はDNMOS２
４のソースの一部を含んでいない。これはPNP
５１のベースとDNMOS２４のソース間をAL配
線を用いずに内部接続するためである。PNP５
１のエミツタ６２とDNMOS２５のドレインは
VCC電源線４２によつて電源に接続される。
DNMOS２４のソースとPMOS２２，２３のソ
ースはAL配線６４によつて接続される。NMOS
２６，２７、DPMOS２８，２９、NPN２１の
接続は第１０図と同じであるので説明を省略す
る。PNP５１のコレクタ（コンタクト孔６３の
箇所）とNPN２１のコレクタ（コンタクト孔４
８の箇所）を２層目のAL（図示せず）で結線すれ
ばそこが出力５３となる。入力５２はゲート電極
３７，３８である。 第１３図に示したレイアウトパターンを必要数
用いてAL配線層及びコンタクト層を論理ゲート
毎に変えればインバータやNAND回路を構成す
ることができる。したがつて第１３図にAL配線
層とコンタクト層を施していないものを基本セル
として第１図のように配置すればゲートアレイの
基本セル列となる。本実施例によつても、高速、
低消費電力及び高集積のバイポーラ・CMOS複
合のゲートアレイLSIを得ることができる。 第１５図に示した相補形出力段を持つ２入力
NAND回路を好適に構成できる本発明の他の実
施例を第１６図に示し、理解を助けるために縦構
造を第１７図に示す。まず第１５図の動作を説明
する。まず入力８６のどちらかが“０”レベルの
時、PMOS８２，８３のどちらがオンとなり、
NMOS８４，８５のどちらかがオフとなる。し
たがつてNPN８０とPNP８１のベース電位が上
がりNPN８０はオンになり、PNP８１はオフに
なるのでNPN８０のエミツタ電流は負荷を充電
し出力８７は“１”レベルとなる。次に入力８６
の両方が“０”レベルの時、PMOS８２，８３
の両方がオンとなり、NMOS８４，８５の両方
がオンとなる。したがつて動作は上記と同じで出
力８７は“１”レベルとなる。一方、入力８６の
両方が“１”レベルの時、PMOS８２，８３の
両方がオフとなり、NMOS８４，８５の両方が
オンとなる。したがつてNPN８０とPNP８１の
ベース電位が下がり、NPN８０はオフとなり、
PNP８１はオンとなるので、出力８７は“０”
レベルとなる。第１６図は第１５図を好適に構成
できるレイアウトパターンを示し、第１７図はそ
の縦構造である。第１７図はインバータ回路を示
すが、共通概念は第１６図と同じ符号で表わす。
第１６図のゲート電極９３，９４上に第１５図と
対応したMOSトランジスタの番号を示す。P+領
域９１とゲート電極９３，９４からPMOS８３，
８２が構成され、N+領域９２とゲート電極９３，
９４からNMOS８４，８５が構成される。NPN
８０はN+領域９６をエミツタとし、Ｐ領域９５
をベースとし、N+領域９９をコレクタとしてい
る。またPNP８１はP+領域９８をエミツタとし、
Ｎ領域９７をベースとし、P+領域１００をコレ
クタとしている。PMOS８２，８３のソースと
NPN８０のコレクタ９９はVCC電源線１０１で
電源に接続される。PMOS８２，８３のドレイ
ン、NPN８０とPNP８１のベース９５と９７、
NMOS８４のドレイン間はAL配線１０２によつ
て接続される。PNP８１のコレクタ１００と
NMOS８５のソースはGND電源線１０３で
GNDに接続される。NPN８０のエミツタ９６と
PNP８１のエミツタ９８間はAL配線１０４で接
続され、そこが出力８７となる。入力８６はゲー
ト電極９３，９４である。 第１６図に示したレイアウトパターンを必要数
用いてAL配線層及びコンタクト層を論理ゲート
毎に変えればインバータやNAND回路を構成す
ることができる。したがつて第１６図にAL配線
層とコンタクト層を施していないものを基本セル
として第１図のように配置すればゲートアレイの
基本セル列となる。本実施例によればアイソレー
シヨン領域が不要であるので、更に高集積のゲー
トアレイLSIを得ることができる。 本発明によれば、バイポーラトランジスタ回路
の高駆動能力とCMOS回路の低消費電力特性を
兼ね備えたバイポーラ・CMOS複合回路を構成
できる基本セルを有するゲートアレイLSIを製造
できるので、高速、低消費電力のゲートアレイ
LSIを実現できる。
第１図はゲートアレイLSIのチツプ図、第２図
はバイポーラ・CMOS複合の２入力NAND回路
図、第３図は本発明の一実施例を示す基本セルで
第２図の回路を構成するパターン、第４図は第３
図の縦構造図、第５図は本発明の一実施例を示す
基本セル、第６図はバイポーラ・CMOS複合の
２入力NAND回路図、第７図は本発明の一実施
例を示す基本セルで第６図の回路を構成するパタ
ーン、第８図は本発明の一実施例を示す基本セ
ル、第９図はバイポーラ・CMOS複合の２入力
NAND回路図、第１０図は本発明の一実施例を
示す基本セルで第９図の回路を構成するパター
ン、第１１図は第１０図の縦構造図、第１２図は
バイポーラ・CMOS複合の２入力NAND回路図、
第１３図は本発明の一実施例を示す基本セルで第
１２図の回路を構成するパターン、第１４図は第
１３図の縦構造図、第１５図はバイポーラ・
CMOS複合の２入力NAND回路図、第１６図は
本発明の一実施例を示す基本セルで第１５図の回
路を構成するパターン、第１７図は第１６図の縦
構造図である。 １１……基本セル、２０……NPNトランジス
タ、２１……NPNトランジスタ、５１……PNP
トランジスタ、２２，２３……PMOSトランジ
スタ、２４，２５……デプレシヨン形NMOSト
ランジスタ、２６，２７，２４０，２４１……
NMOSトランジスタ、２８，２９……デプレシ
ヨン形PMOSトランジスタ、２１０，２１１…
…抵抗。
はバイポーラ・CMOS複合の２入力NAND回路
図、第３図は本発明の一実施例を示す基本セルで
第２図の回路を構成するパターン、第４図は第３
図の縦構造図、第５図は本発明の一実施例を示す
基本セル、第６図はバイポーラ・CMOS複合の
２入力NAND回路図、第７図は本発明の一実施
例を示す基本セルで第６図の回路を構成するパタ
ーン、第８図は本発明の一実施例を示す基本セ
ル、第９図はバイポーラ・CMOS複合の２入力
NAND回路図、第１０図は本発明の一実施例を
示す基本セルで第９図の回路を構成するパター
ン、第１１図は第１０図の縦構造図、第１２図は
バイポーラ・CMOS複合の２入力NAND回路図、
第１３図は本発明の一実施例を示す基本セルで第
１２図の回路を構成するパターン、第１４図は第
１３図の縦構造図、第１５図はバイポーラ・
CMOS複合の２入力NAND回路図、第１６図は
本発明の一実施例を示す基本セルで第１５図の回
路を構成するパターン、第１７図は第１６図の縦
構造図である。 １１……基本セル、２０……NPNトランジス
タ、２１……NPNトランジスタ、５１……PNP
トランジスタ、２２，２３……PMOSトランジ
スタ、２４，２５……デプレシヨン形NMOSト
ランジスタ、２６，２７，２４０，２４１……
NMOSトランジスタ、２８，２９……デプレシ
ヨン形PMOSトランジスタ、２１０，２１１…
…抵抗。
Claims (1)
- 【特許請求の範囲】 １ ゲートアレイLSIを構成する半導体集積回路
装置において、 各種論理ゲートを構成する少なくとも１つの基
本セルは論理ゲートの出力段を構成するバイポー
ラトランジスタと、 上記バイポーラトランジスタを駆動するMOS
トランジスタと、 上記バイポーラトランジスタのベース電荷を引
き抜く手段とを具備することを特徴とする半導体
集積回路装置。 ２ 特許請求の範囲第１項において、 上記バイポーラトランジスタを駆動するMOS
トランジスタは、CMOSトランジスタであるこ
とを特徴とする半導体集積回路装置。 ３ 特許請求の範囲第１項において、 上記基本セルとして、コレクタが電源端子に、
エミツタが出力端子に接続される第１のNPNバ
イポーラトランジスタと、 コレクタが上記出力端子に、エミツタが固定電
源端子に接続に接続される第２のNPNバイポー
ラトランジスタと、 ゲートが入力端子に、ソース及びドレインがそ
れぞれ上記第１のNPNバイポーラトランジスタ
のコレクタとベースとに接続されるＰ型電界効果
トランジスタと、 ゲートが上記入力端子に、ドレイン及びソース
がそれぞれ上記第２のNPNバイポーラトランジ
スタのコレクタとベースとに接続されるＮ型電界
効果トランジスタと、 上記第１、第２のNPNバイポーラトランジス
タのうち少なくとも一方のベースに接続されたベ
ースの蓄積電荷を引き抜く手段とを具備すること
を特徴とする半導体集積回路装置。 ４ 特許請求の範囲第３項において、 上記第１、第２のNPNバイポーラトランジス
タのうち少なくとも一方のベースとエミツタとの
間に抵抗が接続されることを特徴とする半導体集
積回路装置。 ５ 特許請求の範囲第３項において、 上記第１、第２のNPNバイポーラトランジス
タのうち少なくとも一方のベースに電界効果トラ
ンジスタが接続されることを特徴とする半導体集
積回路装置。 ６ 特許請求の範囲第３項において、 ゲートが上記電源端子に、ドレイン及びソース
がそれぞれ上記第１のNPNバイポーラトランジ
スタのベースとエミツタとに接続される第２のＮ
型電界効果トランジスタを具備することを特徴と
する半導体集積回路装置。 ７ 特許請求の範囲第３項において、 ゲートが上記固定電位端子に、ドレイン及びソ
ースがそれぞれ上記第１のNPNバイポーラトラ
ンジスタのベースとエミツタとに接続される第２
のＰ型電界効果トランジスタを具備することを特
徴とする半導体集積回路装置。 ８ 特許請求の範囲第３項において、 ゲートが上記電源端子に、ドレイン及びソース
がそれぞれ上記第２のNPNバイポーラトランジ
スタのベースとエミツタとに接続される第３のＮ
型電界効果トランジスタを具備することを特徴と
する半導体集積回路装置。 ９ 特許請求の範囲第３項において、 ゲートが上記入力端子に、ドレイン及びソース
がそれぞれ上記第１のNPNバイポーラトランジ
スタのベースとエミツタとに接続される第４のＮ
型電界効果トランジスタを具備することを特徴と
する半導体集積回路装置。 １０ 特許請求の範囲第３項において、 ゲートが上記電源端子に、ドレイン及びソース
がそれぞれ上記第２のNPNバイポーラトランジ
スタのベースとエミツタとに接続される第３のＰ
型電界効果トランジスタを具備することを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147568A JPS5939060A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147568A JPS5939060A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路装置 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257455A Division JP2524028B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
| JP3257454A Division JP2524027B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
| JP25745391A Division JPH0666424B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939060A JPS5939060A (ja) | 1984-03-03 |
| JPH0546104B2 true JPH0546104B2 (ja) | 1993-07-13 |
Family
ID=15433290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147568A Granted JPS5939060A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939060A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106143A (ja) * | 1982-12-10 | 1984-06-19 | Ricoh Co Ltd | Ｂｉ−ｃｍｏｓゲ−トアレイ |
| JPH0815209B2 (ja) * | 1985-01-25 | 1996-02-14 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS62115843A (ja) * | 1985-11-15 | 1987-05-27 | Nec Corp | Ｂｉ−ｃｍｏｓゲ−トアレイ |
| JP2574774B2 (ja) * | 1986-10-09 | 1997-01-22 | 株式会社日立製作所 | 半導体素子のレイアウト方式 |
| JPH03114259A (ja) * | 1990-08-31 | 1991-05-15 | Ricoh Co Ltd | Ｂｉ―ＣＭＯＳゲートアレイ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226181A (en) * | 1975-08-22 | 1977-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor integrated circuit unit |
| JPS5545207A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Complementary mos inverter circuit unit and its production |
| JPS56100461A (en) * | 1980-01-17 | 1981-08-12 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor ic device |
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS57186833A (en) * | 1981-05-13 | 1982-11-17 | Hitachi Ltd | Switching element |
-
1982
- 1982-08-27 JP JP57147568A patent/JPS5939060A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226181A (en) * | 1975-08-22 | 1977-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor integrated circuit unit |
| JPS5545207A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Complementary mos inverter circuit unit and its production |
| JPS56100461A (en) * | 1980-01-17 | 1981-08-12 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor ic device |
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS57186833A (en) * | 1981-05-13 | 1982-11-17 | Hitachi Ltd | Switching element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5939060A (ja) | 1984-03-03 |
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