JPH067592B2 - ゲ−トタ−ンオフサイリスタ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はゲートターンオフサイリスタに係わり、特に、
大電流の遮断を可能にする電力用ゲートターンオフサイ
リスタの構造に関する。

（従来の技術） 従来のゲートターンオフサイリスタ（以下、ＧＴＯと略
する）は、例えばアイ・イー・イー・イー・トランザク
ション（ＩＥＥＥ Trans.）ＥＤ−３１，１２，１９８
４年第１６８１〜８６頁に記載されているように、ゲー
ト電極によって周囲をかこまれた、細長い短冊状のアソ
ードエミッタがＧＴＯペレット中に多数配列され、その
１つ１つが単位のＧＴＯとして作用するような構造にな
っている。

この場合、ＧＴＯの電流容量に応じてこの単位ＧＴＯの
数が増減され、大電流のものほど多数の単位ＧＴＯが配
列される。そして、このペレット表面に電極板が圧接さ
れ、すべての単位ＧＴＯが並列動作するようにされてい
る。

このような構成のＧＴＯでは、全ての単位ＧＴＯができ
るだけ一様に動作するようにして、部分的な単位ＧＴＯ
への電流集中を防止し、全体としてのターンオフ電流を
大きくするような配慮がなされている。

以上のように、大電流用ＧＴＯにおいてカソードエミッ
タが多数個に分割された構成になっているのは、次のよ
うな理由によるものである。

(1) ゲートターンオフ動作は、ゲート電極から内部キ
ャリアの引き出しによってサイリスタのオン状態の持続
を遮断する動作であるので、ゲート電極からのキャリア
の引き抜きを容易にして遮断性能を良くするため、ゲー
ト電極に囲まれたカソードエミッタ領域（電流通電部
分）の幅を、なるべく狭くしている。

(2) ＧＴＯでは、ゲート・カソード間にカソードエミ
ッタ接合が逆バイアスになる極性のオフ信号が投入され
るので、カソード・エミッタ整合の逆電圧素子能力が失
われると、ＧＴＯは電流遮断失敗をおこし、素子が破壊
する。

ところが、大口径のペレットを用いる大電流用のＧＴＯ
では、全てのカソード・エミツタ接合領域でその逆阻止
能力を確保することは困難である。そこで、不良カソー
ドを有する単位ＧＴＯを探し出し、そこを不動態化すれ
ば、大口径のＧＴＯでも割合い高い歩留りで生産できる
ようになる。

しかし、このような従来の技術では、 (イ) カソード・エミッタ接合に対向して形成されるオ
ーミックコンタクト用電極部材の実質面積の低下によ
る、前記電極部材のつぶれがひき起こすカソード・ゲー
ト間の短絡事件に起因する長期信頼性の低下、 (ロ) 多数分割によって生ずる電流導通面積の縮小（ゲ
ート電極面積の増大による）、および (ハ) 細分したカソードエミッタ周辺部の段差部に発生
しやすい、機械的な欠損等による製造歩留りの大幅低
下、 などの点については十分は配慮がなされていなかった。

一方、埋込みゲート構造のＧＴＯは、例えば特開昭57−
10971号公報に示すように、比較的大面積のカソードエ
ミッタを備える場合でも、上記した(1)の要件が満足で
きる構造として提案されたものである。

この構造のＧＴＯであっても、ある程度以上の大口径素
子において遮断性能を高めるためには、電気学会研究会
資料ＳＰＣ−８５−６６に示す如く、上記通常のＧＴＯ
の場合と同じように単位ＧＴＯの構成を採っているが、
やはり、上述の問題(イ)〜(ハ)に関する配慮はなされてい
なかった。

（発明が解決しようとする問題点） 上記した如く、従来技術では、ＧＴＯの電流遮断性能の
向上と、その長期信頼性の保持とを両立させるという点
について配慮がなされていないために (a) 電極圧接時の接触面の単位面積当りの荷重が大き
いことを起因して、長期使用の間に発生する電極つぶれ
によるゲート・カソード間の短絡事故、 (b) それぞれのカソード・エミッタ接合の周辺をかな
らずゲート電極がとり囲むという構造は起因して、カソ
ードエミッタ・ゲートの対向長が実質的に増加するため
に、単結晶の段差部で欠けを生じたり、あるいはホトエ
ッチング不良による局部欠陥の発生確立の増大をもたら
したりして、綜合的には製造歩留りの低下となりさらに
は、 (c) １つのＧＴＯ中に配設する単位ＧＴＯの個数増加
によるパターンの複雑化に伴なうパッケージ構造の複雑
化、高価格化偏荷重による信頼性の低下という問題があ
った。

本発明は、ＧＴＯの電流遮断性能を損なうことなく、カ
ソードエミッタ電極面積の広い素子構造を実現して、高
信頼性かつ低価格の大電流用ＧＴＯを提供するにある。

（問題点を解決するための手段） 上記目的は以下の技術手段により達成される。

まずＧＴＯのゲート電極で囲まれる単位ＧＴＯのカソー
ド・エミッタ接合およびカソード電極の面積を従来のそ
れより増大せしめ、それぞれの単位ＧＴＯに含まれるカ
ソード・エミッタ接合およびカソード電極を複数個に分
割し、分割領域間の幅を十分狭くすると共に、該分割カ
ソード領域の面積を、従来の単位ＧＴＯのカソード領域
面積よりも小さくする。さらに前記分割カソード領域の
それぞれにカソードオーミック電極を形成する。かつ、
カソード・エミッタ層の直下のカソード・ベース層中に
部分的な高濃度埋込層を形成する。

（作 用） ゲート電極で囲まれた単位ＧＴＯ（従来のものよりも大
面積である）の中に含まれるカソードエミッタ接合並び
に、その上にオーミック接触するカソード電極を複数個
に細分割し、細分割されたカソードエミッタ接合の面積
を従来のものの面積よりも小とすることにより、 (1) ゲート電極配線エリヤを従来のものに比べて減縮
し、実質的なエミッタ電極面積を増大させ、その結果、
面圧低減によるカソード電極部材のつぶれを防止してＧ
ＴＯの長期信頼性を向上することができ、また、 (2) 細分割されたカソードエミッタ接合の不良を検出
してその部分のカソード電極を除去（トリミング）する
ことにより、ゲート・エミッタ接合耐圧不良による素子
製造歩留り低下を著しく改善できる。

さらに、ゲートとカソードの対向長の実質的な低減によ
り、両電極の接触を防止し、短絡事故の発生と防止する
と共に、分割した２つのカソードエミッタ接合の間隔を
狭くすることにより、接合間のｐベース露出部面積を十
分小さくして、この部分での表面コート材のピンホール
発生率を低減する。

（実施例） 以下、本発明の一実施例を第１図及び第２図により説明
する。第１図は本発明を適用したＧＴＯサイリスタの単
位ＧＴＯ部分の表面パターその断面の一部を示す図であ
る。

半導体基板１はｐ型のアノード側エミッタ層（以下アノ
ードエミッタ層）２，アノード側ベース層（以下ｎベー
ス層）３，カソード側ベース層（以下ｐベース層）４及
びｎ型カソード側エミッタ層（以下カソードエミッタ
層）５よりなり、エミッタ層５は第一エミッタ層５Ａ，
第２エミッタ層５Ｂ及び第３エミッタ層５ｃの三つに分
解されている。

カソードエミッタ層５の直下のｐベース層４内には、部
分的な高濃度層（埋込層）６が設けられている。そし
て、アノード電極７，カソード電極８Ａ，８Ｂ，８Ｃ及
びゲート電極９が、各々アノードエミッタ層２，カソー
ドエミッタ層８Ａ〜８Ｃ及びｐベース層４の表面にオー
ミック低抵抗接触されている。

この実施例に見られる本発明の構造上の特徴は、ゲート
電極９で囲まれた単位ＧＴＯ内部のカソードエミッタ層
が複数に分割されており、かつ、そのエミッタ層の各々
にオーミック電極が接触されている点にある。

第２図は、前記第１図の単位ＧＴＯの基本構造を用い
て、実際の大電力ＧＴＯのペレット内に配列した具体的
な一実施例を示す。この図において、半導体基体１及び
各部の同じ符号は第１図と同じ部位を示す。

カソードエミッタ層５は、１つの半導体基体１（または
ペレット）の中において、三重リング状に各々配列され
ている。

それぞれのリング内には、ゲート電極９によって分割さ
れ、かつ取囲まれた複数個の単位ＧＴＯ８が含まれてお
り、ゲート電極９で囲まれた各単位ＧＴＯ８の中のカソ
ードエミッタ層及びカソード電極８が、８Ａ〜８Ｄで示
す如く、さらに複数個に分割されている点が構造上の特
長である。

この実施例では、ＧＴＯをオン，オフ信号をそれぞれ単
位ＧＴＯに供給するゲート端子はペレットの中心部の円
形部分に低抵抗接触（この例では圧接）される。

かかる構造のＧＴＯでは、アノード電極７とカソード電
極８とに、それぞれ外部端子とつながる二つの電極板
（図示せず）が圧接され、多数に分割配列された単位Ｇ
ＴＯ及びその中でさらに分割されたカソードエミッタ層
がすべて並列に動作するような、パッケージングが施こ
されるのが普通であるが、これらの構造の具体例の図
示、説明は省略する。

第１図，第２図に示したような本発明のＧＴＯでは、以
下の効果が達成される。

すなわち、ゲート電極９で囲まれた各単位ＧＴＯのカソ
ードエミッタ層５が、複数個に分割して形成されている
ので、それぞれの単位ＧＴＯの中のカソードエミッタ層
５が単一であった従来構造のＧＴＯに比べて、半導体基
体１全体に占めるゲート電極９の面積割合が小さくな
り、その分カソード電極８の面積割合が増加する。

その結果、半導体基体両面から電極を圧接する際のカソ
ード電極単位面積当りの面圧が低減され、電極材（例え
ば、アルミニウム）のつぶれが防止できる。これによっ
て、ＧＴＯの信頼性、長期寿命が著しく向上するという
効果をもたらす。

又、単位ＧＴＯ内のカソードエミッタ層の複数分割によ
り、不良カソード部分のみの不動態化（トリミング）が
可能となる。

しかも、不良１個当りのカソード電極面積は、単位ＧＴ
Ｏ内のカソードエミッタ層を単一とした同じ大きさの従
来方式のものに比べて小さくなる結果、不良カソードエ
ミッタ層のトリミングによる半導体基体内の実動作面積
の縮小を最小限にできる。すなわち、高い性能を保持し
たまゝ、高歩留りで大電流用ＧＴＯを製作できるという
効果がある。

第３図は本発明の他の実施例を示す断面図である。第１
図と同じ符号はそれぞれと同じ部位を示す。第３図と第
１図と相違する点は、カソードエミッタ層５を形成する
エミッタ接合Ｊ_３が平面的になり、その端部が、半導体
基体表面の溝の側面に露出している点である。

つまり、第１図はいわゆるプレーナ構造のＪ_３接合であ
るのに対し、第３図はいわゆるメサ構造のＪ_３接合であ
る点で相違する。かかるメサ接合でもゲート電極９で囲
まれた単位ＧＴＯ内のカソードエミッタ層５を複数に分
割できる。

第４図は本発明のさらに他の実施例を示す断面図であ
る。第１図と同じ符号はそれと同じ部位を示す。第４図
の実施例が第１図と相違するところは、ゲート電極９が
ｐベース層に低抵抗接触する部位の構造である。

すなわち、低抵抗接触部が、第１図では、半導体基体１
の主表面より一段掘った位置に形成されているのに対
し、第４図の実施例では、カソード電極８と同一レベル
の主表面に形成されている。したがって、第４図では、
ゲート電極接触部の溝を形成するためのエッチダウン工
程が不要になるという利点がある。

なお、以上においては、ＧＴＯのｐベース層中に埋込層
６が具備された例を示したが、この埋込層のない構造に
おいても、本発明が適用され得るものであることは明ら
かである。しかし、ＧＴＯの電流しゃ断性能をより一層
向上するには、本実施例で示した如く、ｐベース層に埋
込層が形成されていた方がよい。

（発明の効果） 本発明によれば、電力用ＧＴＯの半導体基体面内の導通
面積を拡大することにより、両面圧接時のカソード電極
にかかる単位面積当りの圧接荷重を低減して、従来のＧ
ＴＯでおこり勝ちな電極つぶれによるゲート・カソード
間短絡−電流遮断失敗−素子破壊といった技術的課題を
克服することができ、より高信頼性の大電流ＧＴＯが実
現できる。

具体的には、本発明のＧＴＯ構造により、耐圧4500
Ｖ，最大遮断電流3500 Ａの素子が実現できた。

また、ゲート電極で囲まれた個々の単位ＧＴＯの寸法
（面積）は、従来のＧＴＯにおけるそれよりも大きくな
っているが、本発明では、前記単位ＧＴＯのカソードエ
ミッタおよびカソード電極が複数個にさらに細分割され
ているので、不良カソードエミッタ層のトリミングは細
分割された部分を単位として行なうことができる。

したがって、トリミングによる半導体基体の実動作面積
減少を最小に保持して、高い製造歩留りを実現すること
ができる。

【図面の簡単な説明】

第１図(a)は本発明の一実施例の単位ＧＴＯのカソード
面の平面図、第１図(b)は同図(a)のＡ−Ａ線にそう縦断
面図である。 第２図(a)は、第１図(a)(b)の単位ＧＴＯを配列した実
際のＧＴＯのカソードパターンの平面図、第２図(b)は
第２図(a)のＢ−Ｂ線にそう縦断面図である。 第３図および第４図はそれぞれ、本発明の他の実施例の
単位ＧＴＯの縦断面図である。 １…半導体基体、２…アノードエミッタ層、３…ｎベー
ス層、４…ｐベース層、…カソードエミッタ層、６…埋
込層、７…アノード電極、８，８Ａ，８Ｂ，８Ｃ…カソ
ード電極、９…ゲート電極

Claims (3)

【特許請求の範囲】
1. 【請求項１】アノード側エミッタ層、アノード側ベース
   層、カソード側ベース層およびカソード側エミッタ層
   が、相互間にｐｎ接合を形成するように順次配置され、
   アノード側エミッタ層はその一方主面に露出し、カソー
   ド側ベース層およびカソード側エミッタ層は他方主面に
   露出し、カソード側エミッタ層が複数に分割されると共
   に、分割されたそれぞれのカソード側エミッタ層のアノ
   ード側への垂直投影領域においてカソード側ベース層に
   は高濃度埋込層が設けられており、上記各カソード側エ
   ミッタ層がカソード側ベース層によって取囲まれて単位
   ゲートターンオフサイリスタの構成している半導体基体
   と、前記アノード側エミッタ層とオーミック接触するア
   ノード電極と、前記カソード側ベース層とオーミック接
   触するゲート電極と、前記カソード側エミッタ層とオー
   ミック接触するカソード電極とを有するゲートターンオ
   フサイリスタであって、前記単位ゲートターンオフサイ
   リスタを構成している、分割されたカソードエミッタ層
   およびカソード電極がさらに複数個の細分割され、 細分割されたカソードエミッタ層の間にはゲート電極が
   形成されていないことを特徴とするゲートターンオフサ
   イリスタ。
2. 【請求項２】１つの単位ゲートターンオフサイリスタ内
   の細分割されたカソード側エミッタ層の各部分における
   ターンオフ動作が実質上同一のタイミングで行なわれる
   ように、各部の寸法が選定されたことを特徴とする前記
   特許請求の範囲第１項記載のゲートターンオフサイリス
   タ。
3. 【請求項３】半導体基体は円板状であり、複数の単位ゲ
   ートターンオフサイリスタが多重リング状に配列された
   ことを特徴とする前記特許請求の範囲第１項または第２
   項記載のゲートターンオフサイリスタ。