JPS63209167A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63209167A JPS63209167A JP62041524A JP4152487A JPS63209167A JP S63209167 A JPS63209167 A JP S63209167A JP 62041524 A JP62041524 A JP 62041524A JP 4152487 A JP4152487 A JP 4152487A JP S63209167 A JPS63209167 A JP S63209167A
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- JP
- Japan
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- concentration impurity
- emitter layer
- emitter
- high concentration
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートターンオフサイリスタ（以下ＧＴＯサ
イリスタという）の製造方法に係り１％に、製造工程数
を少なくしたＧＴＯサイリスタの製造方法に関する。
イリスタという）の製造方法に係り１％に、製造工程数
を少なくしたＧＴＯサイリスタの製造方法に関する。
ＧＴＯサイリスタの構造に関する従来技術として例えば
、特開昭５５−３９６１９号公報、特開昭５７−２０１
０７８号公報等に記載された技術が知られている。
、特開昭５５−３９６１９号公報、特開昭５７−２０１
０７８号公報等に記載された技術が知られている。
これらの従来技術によるＧＴＯサイリスタホ、ゲート端
子が低抵抗接触されていないペース層内の同じ導電、型
の半導体による高濃度不純物層を隣接するエミッタ層よ
り厚く形成することにより、このベース層をアノード端
子に低抵抗接触させるようにしたものであり、また、ゲ
ート端子を一方のベース層に低抵抗接触させるために、
このペース層に同じ導電型の半導体による高濃度不純物
層を形成したものである。
子が低抵抗接触されていないペース層内の同じ導電、型
の半導体による高濃度不純物層を隣接するエミッタ層よ
り厚く形成することにより、このベース層をアノード端
子に低抵抗接触させるようにしたものであり、また、ゲ
ート端子を一方のベース層に低抵抗接触させるために、
このペース層に同じ導電型の半導体による高濃度不純物
層を形成したものである。
以下、このような従来技術によるＧＴＯサイリスクの構
造と製造方法を図面により説明する。
造と製造方法を図面により説明する。
第２図（ａｔ〜（ｄｌは従来技術による製造方法を説明
する単位ＧＴＯサイリスタの断面図、第３図、第４図は
従来技術及び本発明によるＧＴＯサイリスタの平面図及
び単位ＧＴＯサイリスタの断面図である。第２図〜第４
図において、１はペレット。
する単位ＧＴＯサイリスタの断面図、第３図、第４図は
従来技術及び本発明によるＧＴＯサイリスタの平面図及
び単位ＧＴＯサイリスタの断面図である。第２図〜第４
図において、１はペレット。
２は単位ＧＴＯサイリスタ、３はｎ型高濃度不純物層、
３］はｎ型半導体基板、４はｐベース層、５はｐエミッ
タ層、６はｎエミッタ層、７はｐ型高濃度不純物層、８
はカソード電極、９はアノード電極、１０はゲート電極
である。
３］はｎ型半導体基板、４はｐベース層、５はｐエミッ
タ層、６はｎエミッタ層、７はｐ型高濃度不純物層、８
はカソード電極、９はアノード電極、１０はゲート電極
である。
短絡エミッタ構造のＧ Ｔ Ｏサイリスタは、第３図に
示すように、ペレット１内に多数の単位ＧＴＯサイリス
タ２が配列されて構成されている。各ＧＴＯサイリスタ
２は、第４図に示すような断面構造を有している。この
断面は、第３図における１−１断面である。単位Ｇ Ｔ
Ｏサイリスタ２は。
示すように、ペレット１内に多数の単位ＧＴＯサイリス
タ２が配列されて構成されている。各ＧＴＯサイリスタ
２は、第４図に示すような断面構造を有している。この
断面は、第３図における１−１断面である。単位Ｇ Ｔ
Ｏサイリスタ２は。
ｎエミッタ層６．ｐベース層４．ｎベース層となるｎ型
半導体基板３１及びｐエミッタ層５が順次積み重ねられ
て構成されており、ｎエミッタ層６にカソード電極８が
、ｐベース層４にｐｍ高濃度不純物層７を介してゲート
電極１０が低抵抗に接続されている。また、ｐエミッタ
層５とｎベース層であるｎ型半導体基板３１は、アノー
ド電極９に接続される。その際、アノード電極９とｎ型
半導体基板３１とを低抵抗接触させるため、ｐエミッタ
層５に隣接する位置に、ｎ型半導体基板３１と同一の導
電型の高濃度ｎ型不純物層が、ｐエミッタ層５より厚（
形成される。
半導体基板３１及びｐエミッタ層５が順次積み重ねられ
て構成されており、ｎエミッタ層６にカソード電極８が
、ｐベース層４にｐｍ高濃度不純物層７を介してゲート
電極１０が低抵抗に接続されている。また、ｐエミッタ
層５とｎベース層であるｎ型半導体基板３１は、アノー
ド電極９に接続される。その際、アノード電極９とｎ型
半導体基板３１とを低抵抗接触させるため、ｐエミッタ
層５に隣接する位置に、ｎ型半導体基板３１と同一の導
電型の高濃度ｎ型不純物層が、ｐエミッタ層５より厚（
形成される。
このような構成のＧＴＯサイリスタの従来技術による製
造方法を単位ＧＴＯサイリスタ２０部分のみの断面図に
よりその製造工程を示す第２図（ａ）〜［ｄ）により説
明する。
造方法を単位ＧＴＯサイリスタ２０部分のみの断面図に
よりその製造工程を示す第２図（ａ）〜［ｄ）により説
明する。
（１）ｎ型半導体基板３１を用意し、公知の選択拡散法
によって、このｎ型半導体基板３１内にｎ型高濃度不純
物層３を形成する〔第２図（ａ）〕。
によって、このｎ型半導体基板３１内にｎ型高濃度不純
物層３を形成する〔第２図（ａ）〕。
（２） 次に、この半導体基板３１０両主面からｐ型
不純物１例えば、Ｇａを全面拡散し、ｐベース層４及び
ｐエミッタ層５を形成する〔第２図（ａ）〕。
不純物１例えば、Ｇａを全面拡散し、ｐベース層４及び
ｐエミッタ層５を形成する〔第２図（ａ）〕。
（３）更に、公知の選択拡散法によって、ｐベース層４
０表面にｎエミッタ層６を形成する〔第２図（Ｃ）〕。
０表面にｎエミッタ層６を形成する〔第２図（Ｃ）〕。
（４） を後に、ｎエミッタ層６０両側をエツチング
により段差形成し、特開昭５７−２０１０７８号公報等
に示された公知の方法でｐ型高濃度不純物層７を形成す
る〔第２図（ｄ）〕。
により段差形成し、特開昭５７−２０１０７８号公報等
に示された公知の方法でｐ型高濃度不純物層７を形成す
る〔第２図（ｄ）〕。
これらの工程は、ペレット１上に構成される全ての単位
ＧＴＯサイリスタ２が同時形成されるように行われ、そ
の際、ｎ型高濃度不純物層３の深さがｐエミッタ層５の
深さより大きくなるようにその拡散が制御される。また
、これらの工程の終了後、カソード電極８．アノード電
極９及びゲート電極ｌＯの取付けが行われる。
ＧＴＯサイリスタ２が同時形成されるように行われ、そ
の際、ｎ型高濃度不純物層３の深さがｐエミッタ層５の
深さより大きくなるようにその拡散が制御される。また
、これらの工程の終了後、カソード電極８．アノード電
極９及びゲート電極ｌＯの取付けが行われる。
前記従来技術は、ベース電極が低抵抗接触されていない
ｎベース層となる基板３１とアノード電極９とを低抵抗
接触させるため、隣接するｐエミッタ層５より味いｎ型
高濃度不純物層３の形成のため［１工程を要しており、
素子製造原価低減の障害となっている。すなわち、前記
従来技術は、単位ＧＴＯサイリスタ２をペレット１内に
製造するために、４回の拡散工程を必要とし、製品コス
トの高いＧＴＯサイリスタしか製造できないという問題
点を有している。
ｎベース層となる基板３１とアノード電極９とを低抵抗
接触させるため、隣接するｐエミッタ層５より味いｎ型
高濃度不純物層３の形成のため［１工程を要しており、
素子製造原価低減の障害となっている。すなわち、前記
従来技術は、単位ＧＴＯサイリスタ２をペレット１内に
製造するために、４回の拡散工程を必要とし、製品コス
トの高いＧＴＯサイリスタしか製造できないという問題
点を有している。
本発明の目的は、前記従来技術の問題点を解決し、単位
ＧＴＯサイリスタ２をペレット１内に作り込むために必
要な拡散工程数を削減し、従来技術の場合と同一の接合
構造を持つＧＴＯサイリスタを安価に製造することので
きるこの種半導体装置の製造方法を提供することにある
。
ＧＴＯサイリスタ２をペレット１内に作り込むために必
要な拡散工程数を削減し、従来技術の場合と同一の接合
構造を持つＧＴＯサイリスタを安価に製造することので
きるこの種半導体装置の製造方法を提供することにある
。
本発明によれば、前記目的は、従来技術におけるｎ型高
濃度不純物層３とｎエミッタ層６の形成を１回の拡散工
程で行い、さらに、ｐ型高濃度不純物層７とｐエミッタ
層５の形成を１回の拡散工程で行うことにより達成され
る。
濃度不純物層３とｎエミッタ層６の形成を１回の拡散工
程で行い、さらに、ｐ型高濃度不純物層７とｐエミッタ
層５の形成を１回の拡散工程で行うことにより達成され
る。
ｎ型高濃度不純物層３とｎエミッタ層６を形成する拡散
と、ｐ型高濃度不純物層７とｎエミッタ層５を形成する
拡散とを夫々１回の工程で行うことにより１本発明は、
３回の拡散工程で、ペレット内１にＧＴＯサイリスタを
作り込むことができる。
と、ｐ型高濃度不純物層７とｎエミッタ層５を形成する
拡散とを夫々１回の工程で行うことにより１本発明は、
３回の拡散工程で、ペレット内１にＧＴＯサイリスタを
作り込むことができる。
以下１本発明による半導体装置の製造方法の一実施例を
図面により詳細に説明する。
図面により詳細に説明する。
第１図（ａ）、 （ｂ）、 （ｃ）は本発明の一実施例
の製造方法を説明する単位ＧＴＯサイリスタ２の断面図
である。第１図（ａ）〜（ｃ）において１図面の符号は
第２図〜第４図の場合と同一である。
の製造方法を説明する単位ＧＴＯサイリスタ２の断面図
である。第１図（ａ）〜（ｃ）において１図面の符号は
第２図〜第４図の場合と同一である。
（１） ｎ型半導体基板３１を用意し、このｎ型半導
体基板に対してその両生面からｐ型不純物１例えばＧａ
を全面拡散し、形成された片側のｐ型不純物層をラップ
等によって除去し、ｎベース層４を形成する〔第１図（
ａ）〕。
体基板に対してその両生面からｐ型不純物１例えばＧａ
を全面拡散し、形成された片側のｐ型不純物層をラップ
等によって除去し、ｎベース層４を形成する〔第１図（
ａ）〕。
（２）次に、公知の選択拡散法によって１両主面にｎ型
不純物１例えばｐを拡散し、ｎ型高濃度不純物層３及び
ｎエミッタ層６を形成する。この工程で形成されるｎ型
高濃度不純物層３及びｎエミッタ層６は、同一条件で拡
散処理が行われるのでほぼ同一の深さとなる〔第１図（
ｂ）〕。
不純物１例えばｐを拡散し、ｎ型高濃度不純物層３及び
ｎエミッタ層６を形成する。この工程で形成されるｎ型
高濃度不純物層３及びｎエミッタ層６は、同一条件で拡
散処理が行われるのでほぼ同一の深さとなる〔第１図（
ｂ）〕。
（３） 次に、ｎエミッタ層６０両側をエツチングに
より段差形成し、その後、ｎエミッタ層６側の主面から
公知のセルフアライメント方式によって。
より段差形成し、その後、ｎエミッタ層６側の主面から
公知のセルフアライメント方式によって。
また反対側主面から全面拡散法によって、同時にｐ型不
純物を拡散し、ｐ型高濃度不純物層７及びｎエミッタ層
５を形成する。この工程によって形成されるｐ型高濃度
不純物層７及びｎエミッタ層５は、同一条件で拡散処理
が行われるので、はぼ同一の深さになる。また、この工
程は、ｎ型高濃度不純物層３の深さより、ｎエミッタ層
５の深さが小さくなるようにその拡散が制御される〔第
１図（Ｃ）〕。
純物を拡散し、ｐ型高濃度不純物層７及びｎエミッタ層
５を形成する。この工程によって形成されるｐ型高濃度
不純物層７及びｎエミッタ層５は、同一条件で拡散処理
が行われるので、はぼ同一の深さになる。また、この工
程は、ｎ型高濃度不純物層３の深さより、ｎエミッタ層
５の深さが小さくなるようにその拡散が制御される〔第
１図（Ｃ）〕。
これらの工程が、ベレット１上に構成される全ての単位
ＧＴＯサイリスタ２を同時に形成するように行われる点
及び、これらの工程の終了後、カソード電極８．アノー
ド電極９．ゲート電極１０を取付ける点は、従来技術の
場合と同様である、前述した本発明の一実施例の製造方
法により得られたＧＴＯサイリスタは、ｎベース層４に
ゲート電極ｌＯを低抵抗接触させるためのｐｍ高濃度不
純物層７を有し、ゲート電極１０が低抵抗接触されてい
ないｎベース層に、アノード電極９を低抵抗接触させる
ための、隣接するｎエミッタ層５の深さより深いｎ型高
濃度不純物層３を有する。第３゜４図に示した従来技術
によると同様な構造を有するものとなる。従って１本発
明の実施例によれば。
ＧＴＯサイリスタ２を同時に形成するように行われる点
及び、これらの工程の終了後、カソード電極８．アノー
ド電極９．ゲート電極１０を取付ける点は、従来技術の
場合と同様である、前述した本発明の一実施例の製造方
法により得られたＧＴＯサイリスタは、ｎベース層４に
ゲート電極ｌＯを低抵抗接触させるためのｐｍ高濃度不
純物層７を有し、ゲート電極１０が低抵抗接触されてい
ないｎベース層に、アノード電極９を低抵抗接触させる
ための、隣接するｎエミッタ層５の深さより深いｎ型高
濃度不純物層３を有する。第３゜４図に示した従来技術
によると同様な構造を有するものとなる。従って１本発
明の実施例によれば。
単位ＧＴＯサイリスタ２をペレツ）ｌ内に製造するため
に、従来技術より少ない３回の拡散工程を必要とするの
みで、従来技術と同様な構造を有するＧＴＯサイリスタ
を安価に製造し、提供することができる。
に、従来技術より少ない３回の拡散工程を必要とするの
みで、従来技術と同様な構造を有するＧＴＯサイリスタ
を安価に製造し、提供することができる。
以上説明したように１本発明によれば、単位ＧＴＯサイ
リスタを３回の不純物拡散工程でペレット内に作り込む
ことができ、従来技術の場合と同一の性能を有するＧＴ
Ｏサイリスタを安価に製造。
リスタを３回の不純物拡散工程でペレット内に作り込む
ことができ、従来技術の場合と同一の性能を有するＧＴ
Ｏサイリスタを安価に製造。
提供することができる。
第１図（ａｔ、 （ｂ）、 Ｉｃ）は本発明の一実施例
の製造方法を説明する単位ＧＴＯサイリスタの断面図、
第２図（ａｌ、 （ｂＬ （ｃｌ、 （ｄｉは従来技術
による製造方法を説明する単位ＧＴＯサイリスタの断面
図、第３図。 第４図は従来技術及び本発明によるＧＴＯサイリスタの
平面図及び単位ＧＴＯサイリスタの断面図である。 ｌ・・・・・・ペレット、２・・・・・・単位ＧＴＯサ
イリスタ。 ３・・・・・・ｎ型高濃度不純物層、３１・・・・・・
ｎ型半導体基板、４・・・・・・ｎベース層、５・・・
・・・ｎエミッタ層、６・・・・・・ｎエミッタ層、７
・・・・・・ｐ型高濃度不純物層。 ８・・・・・・カソード電極、９・・・・・・アノード
電極、１０・・・・・・ゲート電極。 第１図 第２図 ７ Ｐ５！高濃崖千此ｋＷＪ局 ３１−ｎ！！半導々４−反 １３図 第４図
の製造方法を説明する単位ＧＴＯサイリスタの断面図、
第２図（ａｌ、 （ｂＬ （ｃｌ、 （ｄｉは従来技術
による製造方法を説明する単位ＧＴＯサイリスタの断面
図、第３図。 第４図は従来技術及び本発明によるＧＴＯサイリスタの
平面図及び単位ＧＴＯサイリスタの断面図である。 ｌ・・・・・・ペレット、２・・・・・・単位ＧＴＯサ
イリスタ。 ３・・・・・・ｎ型高濃度不純物層、３１・・・・・・
ｎ型半導体基板、４・・・・・・ｎベース層、５・・・
・・・ｎエミッタ層、６・・・・・・ｎエミッタ層、７
・・・・・・ｐ型高濃度不純物層。 ８・・・・・・カソード電極、９・・・・・・アノード
電極、１０・・・・・・ゲート電極。 第１図 第２図 ７ Ｐ５！高濃崖千此ｋＷＪ局 ３１−ｎ！！半導々４−反 １３図 第４図
Claims (1)
- １、一対の主表面を有する半導体基板に、隣接する相互
間でその導電型が異なる中央の２つのベース層とその両
側のエミッタ層とによるｐｎｐｎ接合が形成され、前記
半導体基板の一方の主表面に、一方のエミッタ層と該一
方のエミッタ層に隣接する一方のベース層の高濃度不純
物層が露出し、前記半導体基板の他方の主表面に、他方
のエミッタ層と該他方のエミッタ層に隣接する他方のベ
ース層の高濃度不純物層が露出し、前記一方のエミッタ
層にカソード、前記一方のベース層にゲート、前記他方
のエミッタ層と前記他方のベース層にアノードをそれぞ
れ低抵抗接触させて構成される半導体装置において、前
記一方のエミッタ層と前記他方のエミッタ層に隣接する
他方のベース層の高濃度不純物層とを同時に形成し、ま
た、前記他方のエミッタ層と前記一方のエミッタ層に隣
接する一方のベース層の高濃度不純物層とを同時に形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041524A JPS63209167A (ja) | 1987-02-26 | 1987-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041524A JPS63209167A (ja) | 1987-02-26 | 1987-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209167A true JPS63209167A (ja) | 1988-08-30 |
| JPH0560667B2 JPH0560667B2 (ja) | 1993-09-02 |
Family
ID=12610777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041524A Granted JPS63209167A (ja) | 1987-02-26 | 1987-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209167A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0366916A2 (en) * | 1988-10-04 | 1990-05-09 | Kabushiki Kaisha Toshiba | Shorted-anode semiconductor device and methods of making the same |
| JPH0282052U (ja) * | 1988-12-13 | 1990-06-25 | ||
| US5248622A (en) * | 1988-10-04 | 1993-09-28 | Kabushiki Kashiba Toshiba | Finely controlled semiconductor device and method of manufacturing the same |
-
1987
- 1987-02-26 JP JP62041524A patent/JPS63209167A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0366916A2 (en) * | 1988-10-04 | 1990-05-09 | Kabushiki Kaisha Toshiba | Shorted-anode semiconductor device and methods of making the same |
| US5148254A (en) * | 1988-10-04 | 1992-09-15 | Kabushiki Kaisha Toshiba | Finely controlled semiconductor device |
| US5248622A (en) * | 1988-10-04 | 1993-09-28 | Kabushiki Kashiba Toshiba | Finely controlled semiconductor device and method of manufacturing the same |
| JPH0282052U (ja) * | 1988-12-13 | 1990-06-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0560667B2 (ja) | 1993-09-02 |
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