JPH0669515A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0669515A JPH0669515A JP4220122A JP22012292A JPH0669515A JP H0669515 A JPH0669515 A JP H0669515A JP 4220122 A JP4220122 A JP 4220122A JP 22012292 A JP22012292 A JP 22012292A JP H0669515 A JPH0669515 A JP H0669515A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置、特に、書き換え可能な不揮
発性半導体記憶装置に関し、低価格で、しかも、信頼性
が高く、書き換え可能回数が従来のものより多い不揮発
性半導体記憶装置を提供することを目的とする。 【構成】 絶縁性基板１上に多結晶半導体層２が形成さ
れ、多結晶半導体層２の一部領域上に絶縁膜３と電荷蓄
積層４と絶縁膜５と制御用電極６とが順次積層された積
層体７が形成され、積層体７を挟んでソース電極10とド
レイン電極11とが形成され、多結晶半導体層２のソース
・ドレイン領域とチャネル領域とは同一導電型とされて
おり、電荷蓄積層４に蓄積された電荷による電界効果に
よってソース電極10とドレイン電極11との間の多結晶半
導体層２の電気抵抗を変化させるものである。
発性半導体記憶装置に関し、低価格で、しかも、信頼性
が高く、書き換え可能回数が従来のものより多い不揮発
性半導体記憶装置を提供することを目的とする。 【構成】 絶縁性基板１上に多結晶半導体層２が形成さ
れ、多結晶半導体層２の一部領域上に絶縁膜３と電荷蓄
積層４と絶縁膜５と制御用電極６とが順次積層された積
層体７が形成され、積層体７を挟んでソース電極10とド
レイン電極11とが形成され、多結晶半導体層２のソース
・ドレイン領域とチャネル領域とは同一導電型とされて
おり、電荷蓄積層４に蓄積された電荷による電界効果に
よってソース電極10とドレイン電極11との間の多結晶半
導体層２の電気抵抗を変化させるものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特
に、書き換え可能な不揮発性半導体記憶装置に関する。
に、書き換え可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来の書き換え可能な不揮発性半導体記
憶装置としては、ＭＯＳ型電界効果トランジスタのゲー
ト絶縁膜中にフローティングゲートが形成されたメモリ
セルが使用され、このフローティングゲートにキャリア
を注入するか、あるいはフローティングゲートからキャ
リアを除去することによって書き込み、消去がなされる
もので、紫外線消去可能な不揮発性半導体記憶装置（Ｅ
ＰＲＯＭ）あるいは電気的消去可能な不揮発性半導体記
憶装置（ＥＥＰＲＯＭ）として実用されてきた。
憶装置としては、ＭＯＳ型電界効果トランジスタのゲー
ト絶縁膜中にフローティングゲートが形成されたメモリ
セルが使用され、このフローティングゲートにキャリア
を注入するか、あるいはフローティングゲートからキャ
リアを除去することによって書き込み、消去がなされる
もので、紫外線消去可能な不揮発性半導体記憶装置（Ｅ
ＰＲＯＭ）あるいは電気的消去可能な不揮発性半導体記
憶装置（ＥＥＰＲＯＭ）として実用されてきた。
【０００３】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は、軽量、低消費電力、耐衝撃性といった特徴
があり、携帯機器用不揮発メモリあるいは磁気ディスク
の置き換え用として期待されるものゝ、ビットあたりの
価格が高いことゝ、書き換え時に絶縁膜を介してフロー
ティングゲートへキャリアが注入されたり、あるいはフ
ローティングゲートからキャリアが除去されるので絶縁
膜が劣化し、書き換え可能回数に制限があるなどの問題
がある。
記憶装置は、軽量、低消費電力、耐衝撃性といった特徴
があり、携帯機器用不揮発メモリあるいは磁気ディスク
の置き換え用として期待されるものゝ、ビットあたりの
価格が高いことゝ、書き換え時に絶縁膜を介してフロー
ティングゲートへキャリアが注入されたり、あるいはフ
ローティングゲートからキャリアが除去されるので絶縁
膜が劣化し、書き換え可能回数に制限があるなどの問題
がある。
【０００４】本発明の目的は、この欠点を解消すること
にあり、低価格で、しかも、信頼性が高く、書き換え可
能回数が従来のものより多い不揮発性半導体記憶装置を
提供することにある。
にあり、低価格で、しかも、信頼性が高く、書き換え可
能回数が従来のものより多い不揮発性半導体記憶装置を
提供することにある。
【０００５】
【課題を解決するための手段】上記の目的は、絶縁性基
板（１）上に多結晶半導体層（２）が形成され、この多
結晶半導体層（２）の一部領域上に絶縁膜（３）と電荷
蓄積層（４）と絶縁膜（５）と制御用電極（６）とが順
次積層された積層体（７）が形成され、この積層体
（７）を挟んでソース電極（10）とドレイン電極（11）
とが形成され、前記の多結晶半導体層（２）のソース・
ドレイン領域とチャネル領域とは同一導電型とされてな
り、前記の電荷蓄積層（４）に蓄積された電荷による電
界効果によって前記のソース電極（10）と前記のドレイ
ン電極（11）との間の前記の多結晶半導体層（２）の電
気抵抗を変化させる半導体記憶装置によって達成され
る。なお、前記の多結晶半導体層（２）は多結晶シリコ
ン層であり、この多結晶シリコン層にフッ素が添加され
るとよく、さらに前記の多結晶半導体層（２）の厚さは
０．１μｍを超えない厚さであることが好ましい。ま
た、前記の電荷蓄積層（４）は多結晶シリコンよりな
り、前記の絶縁性基板（１）は石英よりなることが好ま
しい。また、前記の多結晶半導体層（２）の表面は、機
械的方法または化学的方法または機械的と化学的との組
み合わせ方法により平坦化されていることが好ましい。
板（１）上に多結晶半導体層（２）が形成され、この多
結晶半導体層（２）の一部領域上に絶縁膜（３）と電荷
蓄積層（４）と絶縁膜（５）と制御用電極（６）とが順
次積層された積層体（７）が形成され、この積層体
（７）を挟んでソース電極（10）とドレイン電極（11）
とが形成され、前記の多結晶半導体層（２）のソース・
ドレイン領域とチャネル領域とは同一導電型とされてな
り、前記の電荷蓄積層（４）に蓄積された電荷による電
界効果によって前記のソース電極（10）と前記のドレイ
ン電極（11）との間の前記の多結晶半導体層（２）の電
気抵抗を変化させる半導体記憶装置によって達成され
る。なお、前記の多結晶半導体層（２）は多結晶シリコ
ン層であり、この多結晶シリコン層にフッ素が添加され
るとよく、さらに前記の多結晶半導体層（２）の厚さは
０．１μｍを超えない厚さであることが好ましい。ま
た、前記の電荷蓄積層（４）は多結晶シリコンよりな
り、前記の絶縁性基板（１）は石英よりなることが好ま
しい。また、前記の多結晶半導体層（２）の表面は、機
械的方法または化学的方法または機械的と化学的との組
み合わせ方法により平坦化されていることが好ましい。
【０００６】
【作用】不揮発性半導体記憶装置を動作させるためのメ
モリセルアレーの一部の電気的接続図を図４に示す。制
御用電極６はワードラインＷＬに接続され、ドレイン電
極11はビットラインＢＬに接続され、ソース電極10は共
通のグランドラインＧＬに接続される。記憶“１”の書
き込みは、図５に示すように、ワードラインＷＬに＋５
Ｖを印加し、ビットラインＢＬに−５Ｖを印加する。こ
れにより、絶縁性基板１上に形成された多結晶半導体層
２から電荷蓄積層４にいわゆるトンネル電流により電荷
が注入され、電荷蓄積層４は負に帯電し、多結晶半導体
層２には空乏層が発生し、ソース電極10とドレイン電極
11との間の多結晶半導体層２は高抵抗状態になる。
モリセルアレーの一部の電気的接続図を図４に示す。制
御用電極６はワードラインＷＬに接続され、ドレイン電
極11はビットラインＢＬに接続され、ソース電極10は共
通のグランドラインＧＬに接続される。記憶“１”の書
き込みは、図５に示すように、ワードラインＷＬに＋５
Ｖを印加し、ビットラインＢＬに−５Ｖを印加する。こ
れにより、絶縁性基板１上に形成された多結晶半導体層
２から電荷蓄積層４にいわゆるトンネル電流により電荷
が注入され、電荷蓄積層４は負に帯電し、多結晶半導体
層２には空乏層が発生し、ソース電極10とドレイン電極
11との間の多結晶半導体層２は高抵抗状態になる。
【０００７】図６に示すように、ワードラインＷＬに−
５Ｖを、また、ビットラインＢＬに＋５Ｖをそれぞれ印
加すると、電荷蓄積層４から多結晶半導体層２へ電子が
放出され、ソース電極10とドレイン電極11との間の多結
晶半導体層２は低抵抗状態となり、記憶“０”の書き込
みがなされる。
５Ｖを、また、ビットラインＢＬに＋５Ｖをそれぞれ印
加すると、電荷蓄積層４から多結晶半導体層２へ電子が
放出され、ソース電極10とドレイン電極11との間の多結
晶半導体層２は低抵抗状態となり、記憶“０”の書き込
みがなされる。
【０００８】記憶の読み出しは、図７に示すように、ワ
ードラインＷＬとビットラインＢＬとにそれぞれ３Ｖ程
度の電圧をかけ、ビットラインＢＬとグランドラインＧ
Ｌとの間に流れる電流の有無を検出することによってな
される。なお、多結晶半導体層２の電気抵抗を上記の２
値以外にその中間に設定することも可能である。
ードラインＷＬとビットラインＢＬとにそれぞれ３Ｖ程
度の電圧をかけ、ビットラインＢＬとグランドラインＧ
Ｌとの間に流れる電流の有無を検出することによってな
される。なお、多結晶半導体層２の電気抵抗を上記の２
値以外にその中間に設定することも可能である。
【０００９】従来の半導体記憶装置に使用されている単
結晶半導体に比べて多結晶半導体の方が表面凹凸が大き
いので、電界集中によってトンネル電流が流れ易く、従
来より低電圧での書き込みが可能になる。そのため、絶
縁膜の劣化が少なくなり、書き換え可能回数は１０7 回
程度に向上する。
結晶半導体に比べて多結晶半導体の方が表面凹凸が大き
いので、電界集中によってトンネル電流が流れ易く、従
来より低電圧での書き込みが可能になる。そのため、絶
縁膜の劣化が少なくなり、書き換え可能回数は１０7 回
程度に向上する。
【００１０】また、多結晶半導体層２の不純物濃度が１
０17ｃｍ-3程度の場合には、多結晶半導体層２の厚さを
０．１μｍ以下にすることにより、図５に示す記憶
“１”の書き込み時に多結晶半導体層２を完全に空乏化
することができ、電流をほゞ完全に遮断できる。
０17ｃｍ-3程度の場合には、多結晶半導体層２の厚さを
０．１μｍ以下にすることにより、図５に示す記憶
“１”の書き込み時に多結晶半導体層２を完全に空乏化
することができ、電流をほゞ完全に遮断できる。
【００１１】また、ソース・ドレイン領域にはＰＮ接合
が形成されていないので、従来のＰＮ接合を有する半導
体記憶装置の場合のようにＰＮ接合のアバランシェブレ
ークダウンによるホットキャリアの発生と、それにより
読み出し時に不必要な書き込みがなされるといった欠点
はなくなる。
が形成されていないので、従来のＰＮ接合を有する半導
体記憶装置の場合のようにＰＮ接合のアバランシェブレ
ークダウンによるホットキャリアの発生と、それにより
読み出し時に不必要な書き込みがなされるといった欠点
はなくなる。
【００１２】また、基板が絶縁されているため、基板の
素子分離が容易で、且つ、素子分離に要する面積が少な
くてすみ、また、配線の浮遊容量も減少して高速化が可
能になる。
素子分離が容易で、且つ、素子分離に要する面積が少な
くてすみ、また、配線の浮遊容量も減少して高速化が可
能になる。
【００１３】なお、記憶は良質の絶縁膜で囲まれた電荷
蓄積層の中に電荷の形で保持されており、不揮発性は実
用上全く問題がないことを付記する。
蓄積層の中に電荷の形で保持されており、不揮発性は実
用上全く問題がないことを付記する。
【００１４】
【実施例】以下、図面を参照して、本発明の一実施例に
係る半導体記憶装置の製造方法について説明する。
係る半導体記憶装置の製造方法について説明する。
【００１５】図２（ａ）参照 石英基板１上に、ＣＶＤ法を使用して約６００℃の温度
でモノシランを熱分解させて第１の多結晶シリコン層２
を形成する。同時にフォスフィンガスを供給することに
より、または、イオン注入することにより、不純物リン
を１０17ｃｍ-3程度の濃度にドーピングする。なお、同
時に数％のフッ素を含むガス、例えばジクロロシラン
（ＳｉＨ2 Ｆ2 ）等を添加すれば、多結晶シリコンのダ
ングリングボンドをターミネイトして多結晶シリコン層
の結晶欠陥を電気的に不活性にすることができるので、
不必要なリーク電流を低減することができる。また、多
結晶シリコン層の表面は一般には平坦ではないので、表
面凹凸に電界が集中し、電気的特性を劣化させる場合が
あるので、多結晶シリコン層の表面層を機械的、化学
的、または、その組み合わせのメカノケミカルポリッシ
ングにより研磨し、平坦化するとよい。
でモノシランを熱分解させて第１の多結晶シリコン層２
を形成する。同時にフォスフィンガスを供給することに
より、または、イオン注入することにより、不純物リン
を１０17ｃｍ-3程度の濃度にドーピングする。なお、同
時に数％のフッ素を含むガス、例えばジクロロシラン
（ＳｉＨ2 Ｆ2 ）等を添加すれば、多結晶シリコンのダ
ングリングボンドをターミネイトして多結晶シリコン層
の結晶欠陥を電気的に不活性にすることができるので、
不必要なリーク電流を低減することができる。また、多
結晶シリコン層の表面は一般には平坦ではないので、表
面凹凸に電界が集中し、電気的特性を劣化させる場合が
あるので、多結晶シリコン層の表面層を機械的、化学
的、または、その組み合わせのメカノケミカルポリッシ
ングにより研磨し、平坦化するとよい。
【００１６】図２（ｂ）参照 第１の多結晶シリコン層２を９００℃の酸素雰囲気中で
酸化し、約１００Å厚の酸化シリコン膜３を形成する。
次に、第１の多結晶シリコン層２の形成と同一の方法で
第２の多結晶シリコン層４を形成し、次いで、モノシラ
ンとアンモニアとを熱反応させて約３００Å厚の窒化シ
リコン膜５を形成し、さらに約３０００Å厚の第３の多
結晶シリコン層６を形成する。
酸化し、約１００Å厚の酸化シリコン膜３を形成する。
次に、第１の多結晶シリコン層２の形成と同一の方法で
第２の多結晶シリコン層４を形成し、次いで、モノシラ
ンとアンモニアとを熱反応させて約３００Å厚の窒化シ
リコン膜５を形成し、さらに約３０００Å厚の第３の多
結晶シリコン層６を形成する。
【００１７】図３（ａ）参照 通常のフォトリソグラフィー法とドライエッチング法と
を使用して、酸化シリコン膜３と第２の多結晶シリコン
層４と窒化シリコン膜５と第３の多結晶シリコン層６と
をパターニングして、第１の多結晶シリコン層２の一部
領域に酸化シリコン膜３と第２の多結晶シリコン層４と
窒化シリコン膜５と第３の多結晶シリコン層６との積層
体７を残留する。不純物リンを１０20ｃｍ-3程度に高濃
度にイオン注入して第３の多結晶シリコン層６と露出し
た第１の多結晶シリコン層２とを低抵抗化する。次い
で、ＣＶＤ法を使用して酸化シリコン膜８をカバー膜と
して堆積する。
を使用して、酸化シリコン膜３と第２の多結晶シリコン
層４と窒化シリコン膜５と第３の多結晶シリコン層６と
をパターニングして、第１の多結晶シリコン層２の一部
領域に酸化シリコン膜３と第２の多結晶シリコン層４と
窒化シリコン膜５と第３の多結晶シリコン層６との積層
体７を残留する。不純物リンを１０20ｃｍ-3程度に高濃
度にイオン注入して第３の多結晶シリコン層６と露出し
た第１の多結晶シリコン層２とを低抵抗化する。次い
で、ＣＶＤ法を使用して酸化シリコン膜８をカバー膜と
して堆積する。
【００１８】図３（ｂ）参照 酸化シリコン膜８をパターニングして、ソース・ドレイ
ン電極形成領域に開口９を形成する。
ン電極形成領域に開口９を形成する。
【００１９】図１参照 開口９内を含む主面上にアルミニウム膜を形成し、これ
をパターニングしてソース電極10とドレイン電極11とを
形成する。この結果、第２の多結晶シリコン層４を電荷
蓄積層とし、第３の多結晶シリコン層６を制御用電極と
する不揮発性半導体記憶装置が絶縁性基板１上に形成さ
れる。
をパターニングしてソース電極10とドレイン電極11とを
形成する。この結果、第２の多結晶シリコン層４を電荷
蓄積層とし、第３の多結晶シリコン層６を制御用電極と
する不揮発性半導体記憶装置が絶縁性基板１上に形成さ
れる。
【００２０】なお、絶縁性基板１上に多結晶シリコン層
２に代えてアモルファスシリコン層を形成してもよい
が、現実にはＬＳＩ製造過程におけるアニール、拡散等
の高温工程において多結晶シリコンに転換されるので、
完成した半導体記憶装置としては絶縁性基板１上に多結
晶シリコン層２が形成された構成となる。
２に代えてアモルファスシリコン層を形成してもよい
が、現実にはＬＳＩ製造過程におけるアニール、拡散等
の高温工程において多結晶シリコンに転換されるので、
完成した半導体記憶装置としては絶縁性基板１上に多結
晶シリコン層２が形成された構成となる。
【００２１】
【発明の効果】以上説明したとおり、本発明に係る半導
体記憶装置は、絶縁性基板上に多結晶半導体層を形成
し、その上に電荷蓄積層と制御用電極とを形成して電荷
蓄積層に蓄積された電荷による電界効果によって多結晶
半導体層の電気抵抗を２値以上に設定するものであり、
多結晶半導体層を使用することによる書き込み電圧の低
下によって絶縁膜の劣化が低減され、書き換え可能回数
を従来のものより１桁程度多くすることが可能になっ
た。また、従来の半導体記憶装置は単結晶半導体基板上
に形成されていたのに対し、本発明においては低価格の
絶縁性基板上に形成されるので、低価格の半導体記憶装
置を提供することが可能になった。
体記憶装置は、絶縁性基板上に多結晶半導体層を形成
し、その上に電荷蓄積層と制御用電極とを形成して電荷
蓄積層に蓄積された電荷による電界効果によって多結晶
半導体層の電気抵抗を２値以上に設定するものであり、
多結晶半導体層を使用することによる書き込み電圧の低
下によって絶縁膜の劣化が低減され、書き換え可能回数
を従来のものより１桁程度多くすることが可能になっ
た。また、従来の半導体記憶装置は単結晶半導体基板上
に形成されていたのに対し、本発明においては低価格の
絶縁性基板上に形成されるので、低価格の半導体記憶装
置を提供することが可能になった。
【図１】不揮発性半導体記憶装置の断面図である。
【図２】不揮発性半導体記憶装置の製造工程図である。
【図３】不揮発性半導体記憶装置の製造工程図である。
【図４】メモリセルアレーの一部の電気的接続図であ
る。
る。
【図５】記憶“１”の書き込みを説明する図である。
【図６】記憶“０”の書き込みを説明する図である。
【図７】読み出しを説明する図である。
【符号の説明】 １ 絶縁性基板 ２ 多結晶半導体層（第１の多結晶シリコン層） ３ 絶縁膜（酸化シリコン膜） ４ 電荷蓄積層（第２の多結晶シリコン層） ５ 絶縁膜（窒化シリコン膜） ６ 制御用電極（第３の多結晶シリコン層） ７ 積層体 ８ 酸化シリコン膜 ９ 開口 10 ソース電極 11 ドレイン電極
Claims (7)
- 【請求項１】 絶縁性基板（１）上に多結晶半導体層
（２）が形成され、 該多結晶半導体層（２）の一部領域上に絶縁膜（３）と
電荷蓄積層（４）と絶縁膜（５）と制御用電極（６）と
が順次積層された積層体（７）が形成され、 該積層体（７）を挟んでソース電極（10）とドレイン電
極（11）とが形成され、 前記多結晶半導体層（２）のソース・ドレイン領域とチ
ャネル領域とは同一導電型とされてなり、 前記電荷蓄積層（４）に蓄積された電荷による電界効果
によって前記ソース電極（10）と前記ドレイン電極（1
1）との間の前記多結晶半導体層（２）の電気抵抗を変
化させることを特徴とする半導体記憶装置。 - 【請求項２】 前記多結晶半導体層（２）は多結晶シリ
コン層であることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】 前記多結晶半導体層（２）はフッ素が添
加された多結晶シリコン層であることを特徴とする請求
項１または２記載の半導体記憶装置。 - 【請求項４】 前記多結晶半導体層（２）の厚さは０．
１μｍを超えない厚さであることを特徴とする請求項
１、２、または、３記載の半導体記憶装置。 - 【請求項５】 前記電荷蓄積層（４）は多結晶シリコン
よりなることを特徴とする請求項１、２、３、または、
４記載の半導体記憶装置。 - 【請求項６】 前記絶縁性基板（１）は石英よりなるこ
とを特徴とする請求項１、２、３、４、または、５記載
の半導体記憶装置。 - 【請求項７】 前記多結晶半導体層（２）の表面は、機
械的方法または化学的方法または機械的と化学的との組
み合わせ方法により平坦化されてなることを特徴とする
請求項１、２、３、４、５、または、６記載の半導体記
憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP4220122A JPH0669515A (ja) | 1992-08-19 | 1992-08-19 | 半導体記憶装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4220122A JPH0669515A (ja) | 1992-08-19 | 1992-08-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669515A true JPH0669515A (ja) | 1994-03-11 |
Family
ID=16746263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4220122A Pending JPH0669515A (ja) | 1992-08-19 | 1992-08-19 | 半導体記憶装置 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007208273A (ja) * | 1997-09-20 | 2007-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7989873B2 (en) | 1997-09-20 | 2011-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and manufacturing method thereof |
| WO2012029674A1 (en) * | 2010-09-03 | 2012-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3613594B2 (ja) * | 1993-08-19 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体素子およびこれを用いた半導体記憶装置 |
| US6787844B2 (en) * | 1995-09-29 | 2004-09-07 | Nippon Steel Corporation | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| EP0843360A1 (en) * | 1996-11-15 | 1998-05-20 | Hitachi Europe Limited | Memory device |
| US6667494B1 (en) * | 1997-08-19 | 2003-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and semiconductor display device |
| US6717179B1 (en) | 1997-08-19 | 2004-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and semiconductor display device |
| JPH11143379A (ja) | 1997-09-03 | 1999-05-28 | Semiconductor Energy Lab Co Ltd | 半導体表示装置補正システムおよび半導体表示装置の補正方法 |
| US6686623B2 (en) | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| US6355522B1 (en) * | 1998-12-04 | 2002-03-12 | Advanced Micro Devices, Inc. | Effect of doped amorphous Si thickness on better poly 1 contact resistance performance for nand type flash memory devices |
| TW518650B (en) | 1999-04-15 | 2003-01-21 | Semiconductor Energy Lab | Electro-optical device and electronic equipment |
| US6416201B1 (en) | 2000-03-31 | 2002-07-09 | 3M Innovative Properties Company | Illuminated sign with lamp masks for uniform illumination |
| CN100524652C (zh) * | 2001-07-05 | 2009-08-05 | 东京毅力科创株式会社 | 基片处理装置及基片处理方法 |
| US6864529B2 (en) | 2001-08-23 | 2005-03-08 | Hewlett-Packard Development Company, L.P. | Thin film transistor memory device |
| US20040201775A1 (en) * | 2002-01-04 | 2004-10-14 | Wilfred Brake | Camera function |
| US8108588B2 (en) * | 2003-04-16 | 2012-01-31 | Sandisk Il Ltd. | Monolithic read-while-write flash memory device |
| US6897506B2 (en) * | 2003-06-13 | 2005-05-24 | Hewlett-Packard Development Company, L.P. | Systems and methods using non-volatile memory cells |
| TWI254990B (en) | 2003-11-14 | 2006-05-11 | Samsung Electronics Co Ltd | Method of manufacturing a thin dielectric layer using a heat treatment and a semiconductor device formed using the method |
| JP4040622B2 (ja) * | 2004-12-24 | 2008-01-30 | 株式会社東芝 | 半導体記憶装置 |
| US20080105946A1 (en) * | 2006-10-24 | 2008-05-08 | Atmel Corporation | Solid state field emission charge storage |
| KR101041141B1 (ko) | 2009-03-03 | 2011-06-13 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 및 그의 제조방법 |
| KR101015849B1 (ko) * | 2009-03-03 | 2011-02-23 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 |
| KR101049799B1 (ko) * | 2009-03-03 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 |
| KR101049801B1 (ko) | 2009-03-05 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조방법 및 이에 이용되는 원자층 증착장치 |
| KR20100100187A (ko) * | 2009-03-05 | 2010-09-15 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조방법 |
| KR101056428B1 (ko) * | 2009-03-27 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치 |
| KR101094295B1 (ko) * | 2009-11-13 | 2011-12-19 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법 |
| TWI442400B (zh) * | 2010-02-22 | 2014-06-21 | Acer Inc | 記憶體元件之操作方法 |
| US9761620B1 (en) * | 2016-09-19 | 2017-09-12 | Peter C. Salmon, Llc | Method and system for manufacturing using a programmable patterning structure |
| US10170490B2 (en) * | 2017-03-06 | 2019-01-01 | Micron Technology, Inc. | Memory device including pass transistors in memory tiers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4608585A (en) * | 1982-07-30 | 1986-08-26 | Signetics Corporation | Electrically erasable PROM cell |
| US5111260A (en) * | 1983-06-17 | 1992-05-05 | Texax Instruments Incorporated | Polysilicon FETs |
| JPH0789572B2 (ja) * | 1985-05-09 | 1995-09-27 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置 |
| DE68920365T2 (de) * | 1988-06-28 | 1995-06-08 | Mitsubishi Material Silicon | Verfahren zur Polierung eines Halbleiter-Plättchens. |
| US5264721A (en) * | 1989-04-29 | 1993-11-23 | Fujitsu Limited | Insulated-gate FET on an SOI-structure |
-
1992
- 1992-08-19 JP JP4220122A patent/JPH0669515A/ja active Pending
-
1997
- 1997-03-27 US US08/825,057 patent/US5818083A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007208273A (ja) * | 1997-09-20 | 2007-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7989873B2 (en) | 1997-09-20 | 2011-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and manufacturing method thereof |
| WO2012029674A1 (en) * | 2010-09-03 | 2012-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
| US9331210B2 (en) | 2010-09-03 | 2016-05-03 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
| US9425199B2 (en) | 2010-09-03 | 2016-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
| US9704960B2 (en) | 2010-09-03 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5818083A (en) | 1998-10-06 |
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