JPH065679B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH065679B2 JPH065679B2 JP16924287A JP16924287A JPH065679B2 JP H065679 B2 JPH065679 B2 JP H065679B2 JP 16924287 A JP16924287 A JP 16924287A JP 16924287 A JP16924287 A JP 16924287A JP H065679 B2 JPH065679 B2 JP H065679B2
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- Japan
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- oxide film
- gate
- forming
- polycrystalline silicon
- semiconductor substrate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ型半導体装置の製造方法に関し、特に高
耐圧ＭＯＳ型半導体装置のソース・ドレイン拡散層の形
成方法に関する。
耐圧ＭＯＳ型半導体装置のソース・ドレイン拡散層の形
成方法に関する。
従来、この種の高耐圧のＭＯＳ型半導体装置は、第３図
に示す様に製造されていた。
に示す様に製造されていた。
まず、第３図（ａ）に示すように、半導体基板１Ａ上に
ゲート酸化膜４を有する素子領域とフィールド酸化膜３
を有する素子分離領域を形成し、多結晶シリコンより成
るゲート電極５を形成する。
ゲート酸化膜４を有する素子領域とフィールド酸化膜３
を有する素子分離領域を形成し、多結晶シリコンより成
るゲート電極５を形成する。
次に第３図（ｂ）に示すように、ゲート電極５及びフィ
ールド酸化膜３をマスクとして半導体基板１Ａと反対導
電型の不純物をイオン注入し、低濃度のソース・ドレイ
ン拡散層１０Ａを形成する。
ールド酸化膜３をマスクとして半導体基板１Ａと反対導
電型の不純物をイオン注入し、低濃度のソース・ドレイ
ン拡散層１０Ａを形成する。
次に第３図（ｃ）に示すように、ゲート電極５をフォト
レジスト等からなるマスク物質１３で覆い、半導体基板
１Ａと反対導電型の不純物をイオン注入し、高濃度のソ
ース・ドレイン拡散層９Ａを形成する。
レジスト等からなるマスク物質１３で覆い、半導体基板
１Ａと反対導電型の不純物をイオン注入し、高濃度のソ
ース・ドレイン拡散層９Ａを形成する。
次に第３図（ｄ）に示すように、マスク物質１３を除去
した後、層間絶縁膜１１を形成し、コンタクト孔を開孔
した後、Ａｌからなる電極配線１２を形成しＭＯＳ型半
導体装置を完成させる。
した後、層間絶縁膜１１を形成し、コンタクト孔を開孔
した後、Ａｌからなる電極配線１２を形成しＭＯＳ型半
導体装置を完成させる。
上述した従来のＭＯＳ型半導体装置では、配線電極１２
とＭＯＳトランジスタのチャネル領域との間に高抵抗と
なる浅い低濃度のソース・ドレイン拡散層１０Ａが存在
するので大きな電流が流せず装置の動作スピードが遅く
なるという欠点がある。
とＭＯＳトランジスタのチャネル領域との間に高抵抗と
なる浅い低濃度のソース・ドレイン拡散層１０Ａが存在
するので大きな電流が流せず装置の動作スピードが遅く
なるという欠点がある。
また、配線電極１２とＭＯＳトランジスタのチャネル領
域との間に低濃度のソース・ドレイン拡散層１０Ａを形
成する為に、マスク物質１３を選択的に残すフォトリソ
グラフィ工程が必要であるため、工程が煩雑になると言
う欠点もある。
域との間に低濃度のソース・ドレイン拡散層１０Ａを形
成する為に、マスク物質１３を選択的に残すフォトリソ
グラフィ工程が必要であるため、工程が煩雑になると言
う欠点もある。
本発明の目的は、低濃度のソース・ドレイン拡散層の抵
抗値を下げスピードの向上したＭＯＳ型半導体装置の製
造方法を提供することにある。
抗値を下げスピードの向上したＭＯＳ型半導体装置の製
造方法を提供することにある。
本願発明によれば、一導電型半導体基板上にゲート酸化
膜を有する素子領域とフィールド酸化膜を有する素子分
離領域とを形成する工程と、ゲート酸化膜上及びフィー
ルド酸化膜上に不純物を含有する第１の多結晶シリコン
よりなるゲート電極及びゲート配線をそれぞれ形成する
工程と、ゲート電極及びゲート配線を酸化してその表面
にゲート酸化膜より厚い酸化膜を形成する工程と、ゲー
ト電極下を除きゲート酸化膜を除去したのち全面に逆導
電型不純物を含む第２の多結晶シリコン膜を形成する工
程と、異方性エッチングにより第２の多結晶シリコン膜
をエッチングしゲート電極及びゲート配線の側面に第２
の多結晶シリコンからなるサイドウォールを形成する工
程と、全面に有機化合物からなる平坦化物質を塗布した
のちエッチングしゲート配線側面のサイドウォールを露
出する工程と、エッチングによりゲート配線側面のサイ
ドウォールを除去する工程と、平坦化物質を除去したの
ちゲート電極及びその側面のサイドウォールをマスクと
して逆導電型不純物をイオンを注入し、高濃度のソース
・ドレイン拡散層を形成する工程と、熱処理により前記
サイドウォール中の不純物を半導体基板中に拡散し低濃
度のソース・ドレイン拡散層を形成する工程と、サイド
ウォールを含む半導体基板の全面に絶縁膜を形成する工
程とを含むことを特徴とするＭＯＳ型半導体装置の製造
方法を得る。また、平坦化物質としてはフォトレジスト
を用いることができる。
膜を有する素子領域とフィールド酸化膜を有する素子分
離領域とを形成する工程と、ゲート酸化膜上及びフィー
ルド酸化膜上に不純物を含有する第１の多結晶シリコン
よりなるゲート電極及びゲート配線をそれぞれ形成する
工程と、ゲート電極及びゲート配線を酸化してその表面
にゲート酸化膜より厚い酸化膜を形成する工程と、ゲー
ト電極下を除きゲート酸化膜を除去したのち全面に逆導
電型不純物を含む第２の多結晶シリコン膜を形成する工
程と、異方性エッチングにより第２の多結晶シリコン膜
をエッチングしゲート電極及びゲート配線の側面に第２
の多結晶シリコンからなるサイドウォールを形成する工
程と、全面に有機化合物からなる平坦化物質を塗布した
のちエッチングしゲート配線側面のサイドウォールを露
出する工程と、エッチングによりゲート配線側面のサイ
ドウォールを除去する工程と、平坦化物質を除去したの
ちゲート電極及びその側面のサイドウォールをマスクと
して逆導電型不純物をイオンを注入し、高濃度のソース
・ドレイン拡散層を形成する工程と、熱処理により前記
サイドウォール中の不純物を半導体基板中に拡散し低濃
度のソース・ドレイン拡散層を形成する工程と、サイド
ウォールを含む半導体基板の全面に絶縁膜を形成する工
程とを含むことを特徴とするＭＯＳ型半導体装置の製造
方法を得る。また、平坦化物質としてはフォトレジスト
を用いることができる。
次に、本発明について図面を参照して説明する。第１図
（ａ）〜（ｊ）は本発明の一実施例を説明するための工
程順に示した半導体チップの断面図であり、第２図に示
した平面図のＡ−Ａ′線における断面図である。
（ａ）〜（ｊ）は本発明の一実施例を説明するための工
程順に示した半導体チップの断面図であり、第２図に示
した平面図のＡ−Ａ′線における断面図である。
まず、第１図（ａ）に示す様に、薄いゲート酸化膜４を
有する素子領域と、フィールド酸化膜３とチャネルスト
ッパー２を有する素子分離領域をＰ型半導体基板１上に
形成し、次でこのゲート酸化膜４，フィールド酸化膜３
上にリンのドープされた多結晶シリコンからなるゲート
電極５Ａ及びゲート用配線５Ｂを形成する。
有する素子領域と、フィールド酸化膜３とチャネルスト
ッパー２を有する素子分離領域をＰ型半導体基板１上に
形成し、次でこのゲート酸化膜４，フィールド酸化膜３
上にリンのドープされた多結晶シリコンからなるゲート
電極５Ａ及びゲート用配線５Ｂを形成する。
次に第１図（ｂ）に示す様に、低温のウェット酸化（例
えば８００℃ Ｈ２−Ｏ２処理）を行って、ゲート電極
５Ａ及びゲート用配線５Ｂの表面に増速酸化を利用した
厚い酸化膜６を形成する。
えば８００℃ Ｈ２−Ｏ２処理）を行って、ゲート電極
５Ａ及びゲート用配線５Ｂの表面に増速酸化を利用した
厚い酸化膜６を形成する。
次に第１図（ｃ）に示す様に、酸化膜厚の差を利用して
ゲート電極５Ａ及びゲート用配線５Ｂの表面の酸化膜６
を残し、ゲート電極５Ａの下以下のゲート酸化膜４をエ
ッチング除去してＰ型半導体基板１の表面を露出させ
る。
ゲート電極５Ａ及びゲート用配線５Ｂの表面の酸化膜６
を残し、ゲート電極５Ａの下以下のゲート酸化膜４をエ
ッチング除去してＰ型半導体基板１の表面を露出させ
る。
次に第１図（ｄ）に示す様に、全面にわたって不純物と
して例えばリンのドープされた第２の多結晶シリコン膜
７を形成する。
して例えばリンのドープされた第２の多結晶シリコン膜
７を形成する。
次に第１図（ｅ）に示す様に、異方性のエッチング法に
より第２の多結晶シリコン７をエッチングし、ゲート電
極５Ａ及びゲート用配線５Ｂの側面にサイドウオール７
Ａ，７Ｂを形成する。
より第２の多結晶シリコン７をエッチングし、ゲート電
極５Ａ及びゲート用配線５Ｂの側面にサイドウオール７
Ａ，７Ｂを形成する。
次に第１図（ｆ）に示す様に、全面にフォトレジスト８
を塗布して、ポジレジストの場合は露光せずに、ネガレ
ジストの場合は全面を露光して現像液に浸し、第１図
（ｇ）に示す様にゲート用配線５Ｂのサイドウオール７
Ｂが露出する迄現像液に浸す。
を塗布して、ポジレジストの場合は露光せずに、ネガレ
ジストの場合は全面を露光して現像液に浸し、第１図
（ｇ）に示す様にゲート用配線５Ｂのサイドウオール７
Ｂが露出する迄現像液に浸す。
次に第１図（ｈ）に示す様に、等方性のシリコンエッチ
ングにより、ゲート用配線５Ｂのサイドウオール７Ｂの
み除去し、続いて、第１図（ｉ）に示す様に、フォトレ
ジスト８を除去した後、フィールド酸化膜３及びゲート
電極５Ａ及びサイドウオール７ＡをマスクとしてＮ型不
純物、例えばヒ素等をイオン注入法により注入し、Ｎ＋
型ソース・ドレイン拡散層９を形成する。続いて、Ｎ＋
型ソース・ドレイン拡散層９の活性化の為に、１０００
℃の熱処理を行ない、この熱処理の時にサイドウオール
７ＡからＰ型半導体基板１の表面にリンが拡散されＮ−
型ソース・ドレイン拡散層１０が形成される。
ングにより、ゲート用配線５Ｂのサイドウオール７Ｂの
み除去し、続いて、第１図（ｉ）に示す様に、フォトレ
ジスト８を除去した後、フィールド酸化膜３及びゲート
電極５Ａ及びサイドウオール７ＡをマスクとしてＮ型不
純物、例えばヒ素等をイオン注入法により注入し、Ｎ＋
型ソース・ドレイン拡散層９を形成する。続いて、Ｎ＋
型ソース・ドレイン拡散層９の活性化の為に、１０００
℃の熱処理を行ない、この熱処理の時にサイドウオール
７ＡからＰ型半導体基板１の表面にリンが拡散されＮ−
型ソース・ドレイン拡散層１０が形成される。
その後、第１図（ｊ）及び第２図に示す様に、ＰＳＧ等
からなる層間絶縁膜１１を形成し、コンタクト孔を開孔
し、電極配線１２を形成してＭＯＳ型半導体装置を完成
させる。
からなる層間絶縁膜１１を形成し、コンタクト孔を開孔
し、電極配線１２を形成してＭＯＳ型半導体装置を完成
させる。
このように、本実施例によれば、高耐圧構造のトランジ
スタの低濃度のソース・ドレイン拡散層が、トランジス
タのゲート電極の側面に形成され、半導体基板に直接接
続されている多結晶シリコンからなるサイドウオール及
びこのサイドウオールから半導体基板へ拡散して形成さ
れたＮ−型ソース・ドレイン拡散層により構成される為
に、実質的に低濃度のソース・ドレイン拡散層の厚さが
厚くなり、従来問題となっていた低濃度のソース・ドレ
イン拡散層での抵抗値の増大を軽減出来る効果がある。
スタの低濃度のソース・ドレイン拡散層が、トランジス
タのゲート電極の側面に形成され、半導体基板に直接接
続されている多結晶シリコンからなるサイドウオール及
びこのサイドウオールから半導体基板へ拡散して形成さ
れたＮ−型ソース・ドレイン拡散層により構成される為
に、実質的に低濃度のソース・ドレイン拡散層の厚さが
厚くなり、従来問題となっていた低濃度のソース・ドレ
イン拡散層での抵抗値の増大を軽減出来る効果がある。
また、従来必要であった高耐圧構造を形成する為マスク
物質を形成するリソグラフィ工程が不要になる。
物質を形成するリソグラフィ工程が不要になる。
以上説明したように本発明は、ゲート電極の側面に不純
物を含む多結晶シリコンからなるサイドウオールを形成
し、熱処理してサイドウオール中の不純物を半導体基板
へ拡散させて低濃度のソース・ドレイン拡散層を形成す
ることにより、実質的に低濃度のソース・ドレイン拡散
層を厚くすることができるため、その抵抗値を軽減でき
る。従って動作スピードの向上したＭＯＳ型半導体装置
が得られる。
物を含む多結晶シリコンからなるサイドウオールを形成
し、熱処理してサイドウオール中の不純物を半導体基板
へ拡散させて低濃度のソース・ドレイン拡散層を形成す
ることにより、実質的に低濃度のソース・ドレイン拡散
層を厚くすることができるため、その抵抗値を軽減でき
る。従って動作スピードの向上したＭＯＳ型半導体装置
が得られる。
第１図（ａ）〜（ｊ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は第
１図（ｊ）の平面図、第３図（ａ）〜（ｄ）は従来のＭ
ＯＳ型半導体装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １…Ｐ型半導体基板、１Ａ…半導体基板、２…チャネル
ストッパー、３…フィールド酸化膜、４…ゲート酸化
膜、５，５Ａ…ゲート電極、５Ｂ…ゲート用配線、６…
酸化膜、７…第２の多結晶シリコン、７Ａ，７Ｂ…サイ
ドウオール、８…フォトレジスト、９…Ｎ＋型ソース・
ドレイン拡散層、９Ａ…高濃度ソース・ドレイン拡散
層、１０…Ｎ−型ソース・ドレイン拡散層、１０Ａ…低
濃度ソース・ドレイン拡散層、１１…層間絶縁膜、１２
…電極配線、１３…マスク物質。
めの工程順に示した半導体チップの断面図、第２図は第
１図（ｊ）の平面図、第３図（ａ）〜（ｄ）は従来のＭ
ＯＳ型半導体装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １…Ｐ型半導体基板、１Ａ…半導体基板、２…チャネル
ストッパー、３…フィールド酸化膜、４…ゲート酸化
膜、５，５Ａ…ゲート電極、５Ｂ…ゲート用配線、６…
酸化膜、７…第２の多結晶シリコン、７Ａ，７Ｂ…サイ
ドウオール、８…フォトレジスト、９…Ｎ＋型ソース・
ドレイン拡散層、９Ａ…高濃度ソース・ドレイン拡散
層、１０…Ｎ−型ソース・ドレイン拡散層、１０Ａ…低
濃度ソース・ドレイン拡散層、１１…層間絶縁膜、１２
…電極配線、１３…マスク物質。
Claims (2)
- 【請求項１】一導電型半導体基板上にゲート酸化膜を有
する素子領域とフィールド酸化膜を有する素子分離領域
とを形成する工程と、前記ゲート酸化膜上及びフィール
ド酸化膜上に不純物を含有する第１の多結晶シリコンよ
りなるゲート電極及びゲート配線をそれぞれ形成する工
程と、前記ゲート電極及びゲート配線を酸化してその表
面に前記ゲート酸化膜より厚い酸化膜を形成する工程
と、前記ゲート電極下を除き前記ゲート酸化膜を除去し
たのち全面に逆導電型不純物を含む第２の多結晶シリコ
ン膜を形成する工程と、異方性エッチングにより前記第
２の多結晶シリコン膜をエッチングし前記ゲート電極及
びゲート配線の側面に第２の多結晶シリコンからなるサ
イドウォールを形成する工程と、全面に有機化合物から
なる平坦化物質を塗布したのちエッチングし前記ゲート
配線側面のサイドウォールを露出する工程と、エッチン
グにより前記ゲート配線側面のサイドウォールを除去す
る工程と、前記平坦化物質を除去したのち前記ゲート電
極及びその側面のサイドウォールをマスクとして逆導電
型不純物をイオン注入し、高濃度のソース・ドレイン拡
散層を形成する工程と、熱処理により前記サイドウォー
ル中の不純物を半導体基板中に拡散し低濃度のソース・
ドレイン拡散層を形成する工程と、前記サイドウォール
を含む前記半導体基板の全面に絶縁膜を形成する工程と
を含むことを特徴とするＭＯＳ型半導体装置の製造方
法。 - 【請求項２】平坦化物質はフォトレジストである特許請
求の範囲第（１）項記載のＭＯＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16924287A JPH065679B2 (ja) | 1987-07-06 | 1987-07-06 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16924287A JPH065679B2 (ja) | 1987-07-06 | 1987-07-06 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6412575A JPS6412575A (en) | 1989-01-17 |
| JPH065679B2 true JPH065679B2 (ja) | 1994-01-19 |
Family
ID=15882877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16924287A Expired - Lifetime JPH065679B2 (ja) | 1987-07-06 | 1987-07-06 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065679B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105742299B (zh) * | 2016-05-16 | 2019-11-29 | 京东方科技集团股份有限公司 | 一种像素单元及其制作方法、阵列基板及显示装置 |
-
1987
- 1987-07-06 JP JP16924287A patent/JPH065679B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412575A (en) | 1989-01-17 |
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