JPH065513B2 - メモリ・システム - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は一般に置換可能なメモリ・モジュールを使用す
る情報処理システムのためのメモリ・システムに関し、
具体的には異なった予定のアドレス容量を有する複数の
メモリ・モジュールを情報処理装置の線形アドレス範囲
の連続的なセグメントに自動的に割当てる方法及びシス
テムに関する。

Ｂ．従来技術 従来技術には情報処理システム中にデータを記憶する種
々のメモリ配列体が存在する。一般に、これ等メモリ配
列体はメモリ・コントローラ機能及び予定の数のメモリ
・セルを有する半導体チップの形に製造された複数のメ
モリ・モジュールを含む。チップはしばしばＲＡＭメモ
リ（ランダム・アクセス・メモリ）と呼ばれ、所望のア
ドレスされた位置に達する前に多くのメモリ位置を走査
しなければならない磁気テープのような他の型のメモリ
装置とは違ってメモリ位置が直接アドレス可能である。

ＲＡＭチップ上のアドレス可能なメモリ位置の数はチッ
プの物理的寸法、及び個々のメモリ寸法とによって、種
々の信号経路に必要な面積に若干の考慮がはらわれて決
定される。チップの物理寸法は技術よりもむしろ実際に
は工業標準によって制限されている。しかしながら、メ
モリ容量は主に半導体材料及び製造処理技術の改良によ
って、数年来急速に増大している。

ＲＡＭメモリ・チップもしくはモジュールは現在３つの
普及容量、６４Ｋ、２５６Ｋ及び１Ｍ（メガ）で製造販
売されている。

多くの古いパーソナル・コンピュータは依然１６Ｋ及び
３２Ｋ容量のＲＡＭメモリ・チップを使用しているが、
プロトタイプの開発には２Ｍ及び４Ｍ容量が限られた範
囲で使用されている。

たとえば６４Ｋメモリ・チップは２の１６乗（以下２^＊
１６と表示する）のアドレス可能なメモリ位置を有す
る。各メモリ位置は１メモリ・セルを含み、１つの２進
ビットを記憶できる。多くのデータ処理システムでは、
データは８個のデータ・ビット及び１個のパリティ・ビ
ットより成るバイト単位で処理される。データは８本の
データ線及び１本のパリティ線より成るデータ・バス上
をバイト直列に、システムを通って転送される。

このようなシステムでは、メモリ・バンクは６４Ｋデー
タ・バイトを６４Ｋのアドレス可能メモリ位置に記憶す
る９個のチップもしくはモジュールを含む。任意の型の
２進データがＲＡＭメモリに記憶できる。即ちそのデー
タはオペレーティング・システムのプログラム、アプリ
ケーション・プログラムもしくはユーザ・データでよ
い。

データのメモリへの、もしくはメモリからの転送は、先
ず特定の位置をアドレスし、２番目にメモリ・サイクル
の特定のクロック時間にアドレスされた位置にデータ・
バイトを書込み、もしくはこれからデータを読取ってい
る。従ってアドレス線以外にも多くの制御線が各セルに
関連している。

計算システムのアドレス範囲とりもなおさずその最大メ
モリ容量は主にシステム・アーキテクチャ中に与えられ
ているアドレス前の数によって決定される。０〜６４Ｋ
のアドレス範囲は１６個の２進ビットの２^＊１６の組合
わせを必要とする。従って６４Ｋシステム・メモリを望
ならば、１６ビットのアドレス及び１６ビットのアドレ
ス・バスが与えられなければならない。

アドレス・バスに１本の線を加えると、システムの前の
範囲もしくは容量は２倍になる。下の表から、アドレス
・バスに１本のアドレス線を加えると、利用可能なアド
レス可能位置が２倍になることが明らかであろう。

アドレス線 アドレス可能位置（公称） １６ ６４Ｋ １７ １２８Ｋ １８ ２５６Ｋ １９ ５１２Ｋ ２０ １Ｍ ２１ ２Ｍ ２２ ４Ｍ ２３ ８Ｍ ２４ １６Ｍ メモリ容量はアドレス範囲と同じでないことに注意され
たい。メモリ容量は一般に１メガ・バイト・メモリとい
ったようにバイト容量で表わされる。あるメモリ・バン
クはアドレス可能位置に２バイトもしくは４バイトを記
憶しているので、アドレス範囲とメモリ容量はメモリが
データの１バイトを記憶する時にだけ等しくなる。

メモリ・チップ容量の妥当な増加は常にシステムの設計
者によって期待されているので、多くの新らしいシステ
ムには現在の必要を満す以上のアドレス線が与えられて
いる。又同時に３乃至４個の異なる容量のメモリ・チッ
プが利用可能であるので、設計者は最小のシステム容量
として市販されているもの以上にメモリ容量を増す何等
かの手段を与えなければならない。

チップは容易に置換が可能であるから、ユーザは最小の
メモリを有するシステムを購入して、後にメモリを追加
することができる。システムが唯一つの型のメモリ・チ
ップを残されている空のメモリ・バンクに加えるように
設計されている場合には、追加されるメモリが正しいメ
モリ・バンクに挿入される限り、システムに利用可能な
メモリを設置するという問題は簡単である。そうでない
場合は、アドレス範囲に孔があくことになり、マイクロ
プロセッサのオペレーティング・システムが使用出来な
くなる。

システムが６４Ｋ、２５６Ｋ及び１Ｍのような異なる容
器のメモリ・チップを収容するように設計されている場
合には、各バンク中にどのような容量のモジュールがあ
るかを識別する問題は若干複雑になる。たとえば、シス
テムが０乃至４メガバイトのメモリ・アドレス範囲即ち
２^＊２２のアドレス可能メモリ位置を有し、４つの別個
のメモリ・バンクを包含するように設計されているもの
とする。最小メモリ容量は１バンク９個の６４Ｋモジュ
ールから得られる６４Ｋバイトである。３つの空のバン
クをモジュールで充填すると、システムはどの容量のモ
ジュールがどのバンクに設置されたかどうかを識別し
て、正しいメモリ・バンクを選択し、正しい数のアドレ
ス線をそのバンクに導き入れなければならない。それは
６４Ｋモジュールが１６本の線を必要とし、２５６Ｋが
１８本の線を必要とし、１Ｍモジュールが２０本のアド
レス線を必要とするからである。

正しい本数の線を選択する以外に、全範囲中のメモリ・
バンクの位置は連続していなければならない。従って、
仮に４つのバンクがすべて６４Ｋモジュールで、６４Ｋ
モジュールの第１のバンクを２５６Ｋモジュールで置換
したとすると、前の他の３つのバンクへのアドレス線の
割当ては変更しなくてはならない。

従来技術は置換可能なメモリ・モジュールを使用する多
くのメモリ・システム組織を開示している。これ等のシ
ステムにはメモリ・バンクに割当てて、孔のない線形ア
ドレス範囲を形成するという問題がある。これ等のシス
テムでは、メモリ・アドレス範囲は予め定っていた。そ
れはメモリ・バンクの数が決まっていて、１つの容量の
１つのモジュールだけが利用可能だからである。

その後、欠陥のあるモジュールもしくはメモリ・バンク
を検出して、残りの良好なモジュールを再構成して、ア
ドレス範囲中のギャップをなくすか、欠陥モジュールに
代ってスペアのモジュールを挿入することができるシス
テムが開発された。これらのシステムは手操作及び自動
的な配列手段を使用するが、アドレス範囲を等しいセグ
メントに分割し、各セグメントが各モジュールもしくは
バンク中のアドレス・メモリ位置の数に対応する範囲を
有するようになっている。

すべての範囲のセグメント及びモジュールのアドレス容
量は同じで、予じめ確立されているので、手操作による
ものであれ、自動によるものであれ、再構成過程は比較
的具体化が簡単である。米国特許第３８０３５６０号は
同一容量のモジュールの１つが故障した時に、このよう
なモジュールのための自動的再構成仮定を使用するメモ
リ・システムの代表的な例を開示している。

異なる寸法のモジュールを使用するメモリ・システムは
米国特許第３８１３６５２号に開示されている。アドレ
ス変換システムが入力アドレスを１組のメモリ・モジュ
ール選択信号及び１組のアドレス信号に変換する。異な
る容量のものであってもよい個々のモジュールがサイズ
（型）信号をハードウエアの型の加算器に加え、この加
算器が１組の合成サイズ信号を発生している、これ等の
合成寸法信号は真数及び補数形の上位のアドレス信号が
供給されるハードウエア比較器及び減算器によって数字
的に処理されて、変換されたアドレスを発生している。
このシステムは信号の直列処理が必要であり、モジュー
ルの数が増大すると処理時間が増大し、比較的多数の複
雑な回路構造を必要とする。

元のモジュールを異なる容量のモジュールで置換できる
システムが開発されている。しかしながらこれ等のシス
テムはユーザにいくつかのスイッチを再セットすること
を要求する。これによって各メモリ・バンクに割当てら
れるアドレス範囲が基本的にセットされる。これによっ
てメモリ・モジュールの使用に大きな柔軟性が与えられ
るが、誤りを生じやすい。あるシステムはプログラムを
使用して効果的にスイッチをセットしているが、同じく
誤った情報を生じやすく、モジュールのサイズが変る
と、再プログラムを必要とする。

米国再発行特許第３１３１８号は異なる寸法のメモリ・
モジュールを収容でき、モジュールが異なる容量のモジ
ュールで置換された時にこれ等のモジュールの割当てを
自動的に調節して線形アドレス範囲を与えるメモリ・シ
ステムを開示している。このシステムでは各モジュール
はモジュールの容量を示す信号源を有する。ハードウエ
ア加算器も又各メモリ・モジュールに関連している。加
算器の他の入力は前のメモリ・モジュールの加算器の出
力から得られる。問題にしているモジュールの加算器の
出力は後続のメモリ・モジュールの加算器の１入力に送
られる。各加算器の出力はシケンス中のその点迄のすべ
てのモジュールの累積容量を表わす。各モジュールは前
のモジュールの入力及び加算器の出力から当該モジュー
ルのためのアドレス範囲をセットする範囲検出器を有す
る。範囲検出器は２つのハードウエア比較器を使用して
いる。１つの比較器は入力アドレスがそのモジュールの
開始アドレスの上に存在するかどうかを判断し、第２の
比較器は入力アドレスがそのモジュールの終わりのアド
レス以下であるかどうかを判断する。両比較器の出力が
真の時は、そのモジュールが選択される。

上述のシステムは満足に動作するが、数学的演算の性質
及び範囲検出器による入力アドレスの比較は信号が比較
器を通って伝搬し、正しいメモリ・バンクの選択を示す
のに比較的長いメモリ・サイクルを必要とする。さら
に、加算器の回路はメモリ・モジュール上に追加のピン
を必要とし、上位ビットの処理が非常に複雑である。

Ｃ．発明が解決しようとする問題点 本発明の目的は、異なる予定のアドレス容量を有するメ
モリ・モジュールを同じメモリ・システム中で使用可能
にする方法及びシステムを与えることにある。

本発明の目的は、異なるアドレス容量を有する複数のメ
モリ容量を使用するメモリ・システムを与えて、連続す
るアドレス範囲を自動的に割当てることにある。

本発明の目的は、連続するアドレスの範囲を定めるよう
に配列された異なる予定のアドレス容量を有する複数の
メモリ・モジュールより成るメモリ・システム中で、１
以上のメモリ・モジュールを異なるアドレス容量のモジ
ュールで置換した時に自動的に連続したアドレス範囲を
保持する能力を与えることにある。

本発明の目的は、異なるアドレス容量を有するメモリ・
モジュールを全メモリ・アドレス範囲の連続セグメント
に自動的に割当てる方法を与えることにある。

本発明の目的は、自動的にシステムのアドレス範囲の正
しいセグメントに割当てられる複数の異なる容量のモジ
ュールを使用し、メモリ・モジュールがシステムから取
はずされて、異なる容量のモジュールで置換されるか、
置換されない時に、メモリ・モジュールが自動的に再割
当てされて、システムのための連続的なアドレス空間を
保持するメモリ・システムを与えることにある。

Ｄ．問題点を解決するための手段 本発明に従えば、システム中使用される種々メモリ・モ
ジュールの容量は最低の容量を有するモジュールの整数
倍でなければならない。たとえば、モジュールの最低の
容量ｎを公称６４Ｋアドレス・メモリ位置であるとする
と、他のモジュールは２ｎ（１２８Ｋ）、３ｎ（１７２
Ｋ）、４ｎ（２５６Ｋ）等の容量を有する。

好ましい実施例では、メモリ・システムは４つのメモリ
・バンクを有し、各メモリ・バンクはたとえば同一容量
２５６Ｋの９個のモジュールのメモリ・モジュール配列
体を有する。各バンクは２５６Ｋモジュールもしくは１
Ｍモジュールのいずれかを受入れ、システムの最小メモ
リ構造は、２５６Ｋで、最大メモリ構造は４Ｍである。
アドレス・バスは２２本の線を含み、そのうち２０本は
同時に各メモリ・バンクをアドレスする。Ｈ本の上位ア
ドレス線２２−１９は正しいバンクを選択するのに使用
される。Ｈ→２^＊ｋ（４→１６）デコーダ即ちコンバー
タが与えられる、ここで２^＊Ｈは最大アドレス範囲中の
セグメントの数に等しく、各セグメントは最小の容量モ
ジュールに対応する寸法を有する。４つのメモリ・バン
クと２５６Ｋ及び１Ｍのモジュール容量の上述の仮定で
は４→１６デコーダが与えられる、数４は最大アドレス
範囲が分割される１６セグメントを選択するのに要求さ
れる上位のアドレス・ビットの数である。

セグメント・デコーダの入力は４つの上位のアドレス・
ビットであり、これが１６本発明のセグメント線に変換
され、セグメント選択器論理配列体に印加される。

選択器の機能は各設置されたモジュールからそのバンク
中のメモリ・モジュール配列体の容量を示す信号に従っ
て夫々のバンクに順次にセグメント線１−１６を割当て
ることである。たとえばメモリ・バンク１及び２が各々
２５６Ｋの容量のメモリ・モジュールを有し、バンク３
及び４が１Ｍ容量のメモリ・モジュールを有するものと
すると、2.5Ｍのシステム・アドレス範囲は次のように
割当てられる。

各セグメント線は２５６Ｋ個のアドレスを含むので、下
位アドレスは１８本のアドレス線を必要とし、２^＊１８
の組合せを形成し、１つの２５６Ｋモジュールをアドレ
スする。４つの上位のアドレス・ビットによって１６セ
グメントの１つを選択し、最大メモリ容量をアドレスす
るためには２２本の線のアドレス・バスを要する。

セグメント選択器は４列１６行に配列された略同一の論
理セルのマトリックスより成る。マトリックスの列はバ
ンクに対応し、行はセグメント線に関連する。セルの機
能は現在割当てられているモジュールの寸法信号に依存
してセグメント線を選択するかどうかを判断することで
ある。寸法信号が０のときは、第１のセグメント線は第
１のセルによっては受取られず、セルはセグメント線１
をバンク２に関連する列２中の第１のセルに移す。寸法
入力が、２５６Ｋモジュールを示して１の時は、第１の
セルはセグメント１を選択し、列２中のセル１に引受け
信号を出力して線が選択されたことを示す。この信号は
効果的に列２、３及び４のセルを通して伝搬される。列
１中のセル１はさらに行２、列１中のセル２に、セグメ
ント１割当てられた後に、モジュール中に残されている
メモリ容量を示すモジュール寸法信号を供給する。バン
クはこの時未割当ての容量を持たないので０寸法信号が
その列中のセル２に供給され、さらにセル３及び４に伝
搬する。従ってセグメント線２、３及び４は列２にパス
される。

もし１Ｍモジュールを示す４の初期寸法信号が列１中の
セル１に印加された場合には、例１中のセル２、３及び
４の各々に供給される寸法信号は各セルによって１だけ
減算される。そしてセル２、３及び４が夫々セグメント
線２、３及び４を選択する。

各セル中の論理回路は第１のバンク中のセルが、前のセ
ルによってセグメント線が選択されたことを示す、前の
セルからの入力を必要としない点を除き同じである。種
々の出力信号は種種の入力信号のための正しい出力を発
生する組合せ論理回路によって入力信号を処理すること
によって発生される。

Ｅ．実施例 第２図は本発明が有利に使用される代表的なデータ処理
システムの機能的ブロック図である。

図示のように、システムはナイクロプロセッサ１０、メ
モリ・コントローラ１２、及び４つのメモリ・バンク１
４Ａ−１４Ｄを有する。メモリ・コントローラ１２はデ
ータ・バス１６、アドレス・バス１８及び制御バス２０
によってマイクロプロセッサ１０に接続されている。通
常のように、プリンタ、メモリ及びテープ・ファイル・
ユニット及びディスプレイのような他のユニット（図示
されず）がバス１６、１８及び２０もしくは直接マイク
ロプロセッサ１０に接続される。

４つのメモリ・バンク１４Ａ−１４Ｄの各々は同じであ
り、実際には印刷回路ボード上に取付けられた９個の別
個のソケットを含む。各ソケットは予定のアドレス容量
を有するメモリ・モジュールを受入れるようになってい
る。用語「アドレス容量」はモジュールのアドレス可能
位置の総数を示すのに使用される。６４Ｋメモリ・モジ
ュールは公称６４Ｋの個々のメモリ位置を有し、その位
置の各々は１つの２進ビットを記憶する。第２図に示し
たシステムは８個のデータ・ビット及び１個のパリティ
・ビットより成る９ビット・バイトとしてデータをメモ
リに転送して記憶するものと仮定する。

システムが３２データ・ビットを使用する場合は各メモ
リ・バンクはデータのために３２個の６４Ｋモジュー
ル、パリティ・ビットのために４個の６４Ｋモジュール
を有する。アドレス容量は依然公称６４Ｋであるがバイ
ト単位で表わすメモリ容量は公称２５６Ｋバイトであ
る。

次にメモリ・アドレッシング配列体の説明に関連する数
値関係について簡単に説明する。公称６４Ｋモジュール
は実際には２^＊１６で表わされる６５５３６の個々のメ
モリ位置を有する。換言すると、６５５３６の異なる１
６ビット組合せを表わすには１６の２進ビットを要し、
組合せの要素の各々が６４Ｋモジュールの１つのアドレ
ス位置に対応する。

データ処理システムのメモリ位置の最大数はシステムの
アドレス・バス中のアドレス線の数によって決定され
る。公称４Ｍメモリ・システムは２２のアドレス線を要
する。

説明の目的のためには、第２図に示したアドレス・バス
１８は２４本のアドレス線より成りシステムの最大アド
レス容量は８Ｍバイトであると仮定できる。しかしなが
ら４つのメモリ・バンクしか存在せず、最大モジュール
寸法は１Ｍであるから、２２本の線しか使用されない。

又各バンク１４Ａ乃至１４Ｄは２０本のアドレス線が与
えられていると仮定することもできるので、この仮定の
下では１Ｍバイト・メモリ・モジュールが最大所要容量
である。説明の目的のために使用される最小容量メモリ
・モジュールは１８本の線を要する公称２５６Ｋモジュ
ールであると仮定することもできる。

２４ビット・システム・アドレスのうち下位の２０ビッ
トをメモリの下位のアドレス・ビットと呼び、ビット２
２−１９を上位のアドレス・ビットと呼ぶ。ビット１９
及び２０は２重の目的をもつ。

上述の仮定から、第２図のシステムは０−２５６Ｋの最
小システム・アドレス範囲。もしくは０−４Ｍバイトの
最大システム・アドレス範囲で動作できることが明らか
であろう。又システムはこれ等の間のすべての２５６Ｋ
をモジュロ（倍数）とする容量でも動作する。特定の容
量は４つのバンク中のメモリ・モジュールの混成に依存
する。

システム・アドレス範囲の連続した複数の２５６Ｋセグ
メントを種々の混成容量のモジュールについてバンク１
４Ａ−１４Ｄに割当てる方法を第１図に関連して説明す
る。

第１図に示したセグメント割当て配列体２６はＨ→２^＊
Ｈ信号コンバータ即ち変換器２８を含む。図示の実施例
では４→１６変換器が詳細を略してブロック形で示され
ている。

数４及び１６を選択した理由は、最大メモリ容量が最小
メモリ容量の２^＊Ｈ倍に等しくなるようにした、上位の
アドレス・ビット数、最大メモリ容量及び最小メモリ容
量に基づいている。

第１図のセグメント割当て配列体２６はさらにモジュー
ル容量論理ブロック３０を含んでいる。ブロック３０中
の機能は各メモリ・バンク中のモジュールの容量を示す
信号を与えることである。ブロック３０の詳細は第３図
に示されていて、後に説明される。好ましい実施例で
は、メモリ・バンク１４Ａ−１４Ｄ中のメモリ・モジュ
ールには従来技術にみられるようなこのデータを自動的
に与えるような手段が与えられている。

第１図のセグメント割当て配列体２６は又複数の第１段
セグメント線選択論理ブロック３２及び第２の複数の第
２段セグメント線選択論理ブロック３４を含む。論理ブ
ロック３２及び３４は選択した入力信号からバンク選択
（ＢＳ）信号を発生する点で機能的には略同一である。
その差異については第４図及び第６図に関して詳細に説
明する。

第４図に示したように、段１ブロックは４つの別個のデ
コーダ・セル３２−１乃至３２を有する。各セルは２つ
の入力を有する。セル３２−１は変換器２８のセグメン
ト（ＳＥＧ）線１を受取るように接続された１入力を有
する。セル３２−２乃至３２−４の各々は変換器２８の
セグメント線２−４を受取るように接続された入力を有
する。セル３２−１への他の入力は第１図のモジュール
容量論理ブロック３０の出力に接続されていて、バンク
１中のモジュールのためのモジュール容量を示す３ビッ
ト信号ＴＹ１を受取る。

好ましい実施例では、３つのサイズ信号が発生される。
０信号はモジュールが設置されていないことを示し、１
信号は２５６Ｋモジュールが設置されていること、４信
号は１Ｍモジュールが示す４信号が設置されていること
を示す。

列１、行１中のセルの機能は第１に組合せ論理によって
２つの出力信号を発生し、このセルによってそのセグメ
ント線が選択されたかどうかを示すことである。第２の
機能は行２中のセル３２−２に、バンク１中に設置され
たモジュールに容量が残されているかどうかを示す信号
を与えることである。バンク１中にモジュールが設置さ
れている場合には、容量信号は１もしくは４である。従
って論理ブロックはセグメント１が引受けられたことを
示し、有効線がバンク１を選択する。もし２５６Ｋモジ
ュールが設置されている場合には、論理ブロックは０信
号を段３２−２に与え、バンク１のすべてのアドレス範
囲が割当てられたことを示す。もし、他方１Ｍモジュー
ルが設置されている場合には、論理ブロック３（サイ
ズ）信号を段３２−２に与え、バンク１４Ａ中に割当て
ることのできるセグメントがさらに存在することが示さ
れる。セル３２−２はセグメント線２を選択し、２の値
をセル３２−３に受渡す。セル３２−３はセグメント３
を選択して、値１をセル３２−４に渡し、このセルがセ
グメント４線を選択する。１Ｍモジュールが設置されて
いる時には、有効線ＶＩ１、ＶＩ２、ＶＩ３及びＶＩ４
がすべてアクティベートされる。２５６Ｋモジュールが
設置されている時は出力線ＶＩ１だけがアクティブであ
る。有効線がアクティブな時は、持越し（Taken）線は
不活性である。有効線が不活性と時は持越し線がアクテ
ィブで、セグメント線が次のメモリ・バンクに利用可能
であることが示される。

第５図は段２デコーダ３４の４つのセル３４−１乃至３
４−４の配列体を示す。段２のセルの機能は段１のセル
と略同じである。セル３４−１は３入力、即ちセル３２
−１からのＶＩ１及びＴＩ１信号と第１図の容量論理ブ
ロック３０からの入力である。セル３４−２の出力は３
２−１の出力と、段１のセルと同じ基本アルゴリズムを
使用する組合せ論理によって有効、持越し及びサイズ信
号が発生される点で同じである。

もしセグメント線１が段１によって引受けられなかった
時、即ちバンク１４Ａ中にモジュールが設置されていな
い時にはバンク１４Ｂのためのセル３４−１が（バンク
１４Ｂの２５６Ｋモジュールが設置されているとして）
セグメント線を選択する。もし１Ｍモジュールが設置さ
れている時は段２のセル３４−１乃至３４−４は段１に
関連して説明した通りにセグメント線１−４を選択す
る。

第４図の否定ＡＮＤ（ＮＡＮＤ）ゲート論理ブロックは
ＮＡＮＤゲート３６−１乃至３５−５より成り、バンク
１４Ａ−１４Ｄに供給される２０ビットの下位のアドレ
ス信号によって読取り及び書込みメモリ動作のために１
つのメモリ・バンクを選択するのに使用される。

３２−１のような段１のセルのための特定の組合せ論理
配列体を第６図に示すが、３つの反転器４０−４２、１
対のＮＡＮＤゲート４３、４４、３つのＮＯＲゲート４
５−４７、ＮＡＮＤゲート４８及び反転器４９を含む。
この論理配列体の真理表を次に示す。

反転器（ＩＮＶ）４０−４２に、夫々１Ｍモジュール、
２５６Ｋモジュールもしくは無モジュールのいずれかが
設置されていることを示す寸法信号は反転器４０−４
２、ＮＡＮＤゲート４３及び４５並びにＮＯＲゲート４
５−４６によって選択型１信号もしくは選択型０信号に
変換される。ＮＯＲゲート４７の出力はこのセルによっ
てセグメント線が引受けられ、反転器４２への信号がア
クティブでないことを示している。ＮＡＮＤ４８及び反
転器４９は有効信号を発生し、バンク１４Ａが選択され
ることを示す。

段２の論理セル３４−１のための組合せ論理を第７図に
示す。段２のセル３４に追加した論理ブロックは容量寸
法信号ＴＹ１（２）、ＴＹ１（１）及びＴＹ（０）をそ
のバンク中の残りのセルに、セルがそのセグメント信号
を選択すべきかどうかを示す記号に変換する。もしその
モジュールが末割当てのアドレス容量をまだ保有してい
る時は、ＮＡＮＤゲート７０、７１及び７２の出力がそ
の容量情報を同じ列中の続くセルに送る。

第１図のセグメント線配列体の全体的動作がここで明ら
かにされたであろう。

セグメント選択論理ブロック３２もしくは３４の機能、
即ち４つの可能なセグメント線から１本を選択する機能
は関連するメモリ・バンク中に設定されたモジュールの
型（即ち寸法）を特定するために供給される容量情報に
依存する。２５６Ｋ及び１Ｍ寸法のモジュールを使用す
るという上述の仮定では、これ等のブロックはセグメン
ト線のうち１本もしくは４本を選択する。もし１もしく
は４本の線が選択されると、ブロックはバンク１選択信
号を与える。もし線が選択されない時は、バンク１は空
であり、４本のセグメント線は効果的にバンク２に関連
するセル・ブロック３４に受渡される。もし第２図のバ
ンク２、１４Ｂが型１のモジュール、即ち２５６Ｋのモ
ジュールを設置している場合には、セグメント線１が選
択され、セグメント線２、３及び４はバンク３、１４Ｃ
に関連する列３中のブロック３４に効果的に受渡され
る。バンク選択線２−１がバンク１４Ｂをセグメント１
の線のために選択する。バンク３は１Ｍモジュールを有
するものとすると、線２、３及び４はバンク３によって
選択され、バンク選択線３−１がアクティベートされ
る。４つのセグメント線１−４がすべて、１本はブロッ
ク３４−１Ｂ及び３本はブロック３４−１Ｃによって選
択されるので、ブロック３４−１Ｄにはセグメント線１
−４のうちどれも選択する機会は与えられない。

しかしながら、バンク１４Ｃは１Ｍモジュールを含んで
いるので、さらにもう一本のセグメント線を引受ける能
力がある。この選択はブロック３４−２Ｃによって達成
される。バンク１４Ｃが未割当ての２５６Ｋセグメント
を依然持っているという事実は、ブロック３４−１Ｃに
よって示される。ブロック３４−１Ｃは型１寸法信号を
ブロック３４−２Ｃに送り、ブロック３４−２Ｃは第１
のセル３２−５にセグメント線５を選択せしめる。それ
はすべての４つのセグメント線５−８がブロック３２−
２Ｂの論理を通して通過されているからである。通過が
生じているのは信号線１がセル３４−１Ｂによって選択
された時に、バンク１４Ｂがその容量をすべて使い果し
ているからである。ブロック３２−２Ｂが型０寸法信号
を受取っているので、線５−８がブロック３４−２Ｃに
通過される。ブロック３選択信号がブロック３４−１Ｃ
及び３４−２Ｃによって発生される。

メモリ・バンク３はさらに容量を持たないので、ブロッ
ク３４−２Ｃは２つのことを行う。第１にバンク３はブ
ロック３２−３Ｃに型０の寸法信号を送ることによっ
て、バンク３がさらに線を選択しないように勧告する。
従ってブロック３２−３Ｃはセグメント９−１２をバン
ク４に関連するブロック３４−３Ｄに通過させる。これ
と同時に、セグメント線６−８はブロック３２−３Ｄか
らブロック３４−３Ｄに効果的に通過される。バンク４
が１Ｍモジュールを有するという仮定では、セグメント
線６、７及び８がブロック３４−３Ｄによって選択され
る。バンク４選択信号はブロック３４−２Ｄによって発
生され、バンク１４Ｄによってセグメント線６、７及び
８が選択される。

型４サイズ信号がブロック３４−１Ｄによって供給され
ているので型１サイズ信号がブロック３４−２Ｄによっ
て発生される。ブロック３４−３Ｄはセグメント線９を
選択し、ブロック４選択信号を与え、セグメント線９が
バンク４に割当てられることが示される。ブロック３４
−３Ｄもしくはブロック３２−４Ｄによってこれ以上信
号線は選択されない。

４つの上位ビット２２−１９を１６の別個の信号に変換
させることによって、４つのメモリ・バンクの１つが選
択され、そのバンク中に設置されたモジュール中でメモ
リ動作が選択される。セグメント割当て論理ブロックは
異なる容量のモジュールを任意のバンク中で、バンクが
空の場合を含む任意の組合せで使用可能にする。

本発明の配列体は従来の配列体の多くを使用不能にした
人間による多くの誤りの発生を防止する。本発明の配列
体を使用することによって、比較的簡単な過程によって
メモリの質が向上する。

静的メモリ・モジュールでなく、動的メモリ・モジュー
ルが使用される場合には、動的ＲＡＭモジュール、ＤＲ
ＡＭＳはモジュールに行アドレス選択（ＲＡＳ）信号及
び列アドレス選択（ＣＡＳ）信号を供給するための余分
な制御線を必要とするという事実によってシステムにわ
ずかな修正が必要である。又ＤＲＡＭは行アドレス線及
び列アドレス線を多重化して、メモリ・バンク上の共通
のピンの組にすることによってアドレスされる。もしメ
モリ・バンクが異なる容量のＤＲＡＭモジュールを収容
することができる場合には異なるアドレス線の群が各モ
ジュール型のために利用可能でバンクに多重化されなけ
ればならない。

第８図はバンクが２５６ＫのＤＲＡＭモジュール及び１
ＭのＤＲＡＭモジュールを収容できるという仮定で、マ
ルチプレクサ８０を制御するための論理ブロックの組を
示す。２５６ＫのＤＲＡＭモジュールは１８本のアドレ
ス線を必要とするので、そのうち９本は任意の時間にバ
ンクに接続され、線１−９及び１０−１８が交互にバン
クに接続される。しかしながら、１Ｍモジュールは２０
本のアドレス線を必要とするので、そのうち１０本は任
意の時間にバンクに接続される。従って線１−１０及び
１１−１８が交互にバンクに接続される。従ってアドレ
ス線１０はどのＤＲＡＭモジュールがバンク中に設置さ
れるかに依存して、異なる群間でスイッチされる。マル
チプレクサ８０及び８１は第８図のＮＯＲゲート８２−
８６の制御を受ける。ゲート８２−８４は第２図に関連
して説明されたのと同様に各バンクから寸法信号を受取
る。

第１０図はＤＲＡＭモジュールのＲＡＳ及びＣＡＳ入力
端子を示す。第９図（Ａ及びＢ）はＲＡＳ及びＣＡＳス
トローブ信号によってＲＡＳ１−ＲＡＳ４及びＣＡＳ１
−ＣＡＳ４信号を発生するゲート用バンク選択信号を示
す。ＲＡＳ１及びＣＡＳ１線は夫々バンク１（１４Ａ）
に設置されたモジュールのＲＡＳ及びＣＡＳ入力端子に
接続され、残りの線は同じようにバンク２、３及び４中
の入力端子に接続されている。

Ｆ．発明の効果 本発明に従えば、異なる予定のアドレス容量を有するメ
モリ・モジュールが同じメモリ・システム中で使用可能
になり、連続したアドレス範囲が自動的に割当てられ
る。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は第２図に示したメモリ・コント
ローラ中に使用される本発明のメモリ・バンク選択論理
配列本のブロック図である。第２図は代表的データ処理
システムにおけるマイクロプロセッサとメモリ・システ
ム及び他のＩ／Ｏ装置との関係を示した図である。第３
図は第１Ａ図に示したモジュール容量論理ブロックを詳
細に示した図である。第４図は４つのセルの段１デコー
ダのセル関係を詳細に示した図である。第５図は第１図
に示した４つのセルの段２デコーダのセル関係を詳細に
示した図である。第６図は第４図の組合せ論理セルの１
つを詳細に示した図である。第７図は第５図に示した段
２のセルの１つを詳細に示した図である。第８図は第２
図に示したメモリ・ブロック中に動的ＲＡＭの使用する
ための下位アドレス動作の修正を示した図である。第９
Ａ図及び第９Ｂ図は動的ＲＡＭのためのバンク選択／制
御信号を発生する論理ブロックを示した図である。第１
０図はＲＡＳ及びＣＡＳ入力を有する１つの動的メモリ
・モジュールを示した図である。 １０……マイクロプロセッサ、１２……メモリ・コント
ローラ、１４……メモリ・バンク、２６……セグメント
割当て配列体、２８……信号コンバータ、３０……モジ
ュール容量配列体、３２、３４……セグメント線選択論
理ブロック。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デヴイド・ローレンス・ピーターソン アメリカ合衆国テキサス州オウスチン、シ ヤーウツド・フオーレスト11612番地 (56)参考文献 特開 昭53−72533（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数の同時アドレス可能のメモリ・バンク
   に設置された複数のメモリ配列体から、該配列体の数お
   よびタイプに関係なく、連続のアドレス範囲を自動的に
   生成するメモリ・システムであって、 異なったタイプの上記メモリ配列体は、アドレス可能の
   メモリ容量が異なり、その相違は一番小さいメモリ容量
   の倍数であることと、 上記アドレス範囲は、それぞれが同数のアドレス可能位
   置を有する複数の連続セグメントからなることと、 上記アドレス範囲をアドレスするための合計（Ｈ＋Ｌ）
   本のアドレス線を有するアドレス・バスおよび予定数の
   データ線を有するデータ・バスと、 上記Ｈは、上記セグメントを特定するに必要なアドレス
   線の数であり、上記Ｌは、上記セグメント内のアドレス
   可能のメモリ位置をアドレスするに必要なアドレス線で
   あることと、 複数の上記メモリ・バンクは、Ｌ本の低次アドレス線に
   よって同時にアドレスされることと、 上記バンクのそれぞれにおいて、設置された配列体のタ
   イプを示す寸法信号を発生する手段と、 選ばれた上記Ｈ本の高次アドレス線から、上記複数のセ
   グメントを示すセグメント信号を発生する手段と、 上記セグメント信号および上記寸法信号に応答し、それ
   ぞれの上記バンクの上記メモリ配列体の上記アドレス可
   能位置を順次上記連続セグメントに割り当てる組み合わ
   せ論理手段と、 からなるメモリ・システム。
2. 【請求項２】上記セグメント信号を発生する手段は、上
   記アドレス線のうち所定の高次の線に接続された入力端
   子と、入力信号を上記セグメントの数に対応する出力信
   号に変換して出力端子に出力する変換手段を備える請求
   項１に記載のメモリ・システム。
3. 【請求項３】上記論理手段は、その行が上記出力端子に
   対応し、その列が上記バンクに関連するマトリックス状
   の複数の論理セルからなる請求項２に記載のメモリ・シ
   ステム。