JPS623505B2 - - Google Patents
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- JPS623505B2 JPS623505B2 JP54007978A JP797879A JPS623505B2 JP S623505 B2 JPS623505 B2 JP S623505B2 JP 54007978 A JP54007978 A JP 54007978A JP 797879 A JP797879 A JP 797879A JP S623505 B2 JPS623505 B2 JP S623505B2
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明はアドレス制御を行なう記憶装置に関す
る。
る。
複数個のメモリカードからなるメモリモジユー
ルを有する記憶装置内でメモリカードのメモリ容
量が変化する場合がある。例えば16Kビツトのメ
モリ素子を32個使用して４列×８行に配列した
64Kバイト（１バイト＝８ビツト）のメモリカー
ドを最大４枚使用していた記憶装置において、メ
モリ容量増加等の目的のために、64Kビツトのメ
モリ素子を32個使用して４列×８行に配列した
256Kバイトのメモリカードを最大４枚使用する
場合などである。このような場合従来では以下に
述べるような問題点がある。すなわち、中央処理
装置等の上位装置がメモリアドレスを指定するた
めに前記記憶装置へ送出するメモリアドレスデー
タを、記憶装置内でメモリカードのメモリ容量変
化を考慮して配列すると余る場合がある。すなわ
ち前記例ではメモリカードあたりの最大メモリ容
量が256Kバイトである場合を考慮して、例えば
64Kビツトのメモリ素子内のアドレス選択に16ビ
ツト、メモリカード内のメモリ素子列の選択に２
ビツト、メモリカードの選択に２ビツト、連続的
に割り当て配列したとすると、64Kバイトのメモ
リ容量のメモリカードを使用する場合には、16K
ビツトメモリ素子内のアドレス選択には14ビツト
しか必要ないためメモリアドレスデータビツト内
の途中の２ビツトが余ることなる。従つて、前記
上位装置は前記記憶装置のメモリ容量の大きさに
応じたメモリアドレスデータを使用して、メモリ
素子内のアドレス選択、メモリ素子列の選択およ
びメモリカードの選択を前記メモリアドレスデー
タのビツト順に連続的に行うことができないとい
う問題がある。
ルを有する記憶装置内でメモリカードのメモリ容
量が変化する場合がある。例えば16Kビツトのメ
モリ素子を32個使用して４列×８行に配列した
64Kバイト（１バイト＝８ビツト）のメモリカー
ドを最大４枚使用していた記憶装置において、メ
モリ容量増加等の目的のために、64Kビツトのメ
モリ素子を32個使用して４列×８行に配列した
256Kバイトのメモリカードを最大４枚使用する
場合などである。このような場合従来では以下に
述べるような問題点がある。すなわち、中央処理
装置等の上位装置がメモリアドレスを指定するた
めに前記記憶装置へ送出するメモリアドレスデー
タを、記憶装置内でメモリカードのメモリ容量変
化を考慮して配列すると余る場合がある。すなわ
ち前記例ではメモリカードあたりの最大メモリ容
量が256Kバイトである場合を考慮して、例えば
64Kビツトのメモリ素子内のアドレス選択に16ビ
ツト、メモリカード内のメモリ素子列の選択に２
ビツト、メモリカードの選択に２ビツト、連続的
に割り当て配列したとすると、64Kバイトのメモ
リ容量のメモリカードを使用する場合には、16K
ビツトメモリ素子内のアドレス選択には14ビツト
しか必要ないためメモリアドレスデータビツト内
の途中の２ビツトが余ることなる。従つて、前記
上位装置は前記記憶装置のメモリ容量の大きさに
応じたメモリアドレスデータを使用して、メモリ
素子内のアドレス選択、メモリ素子列の選択およ
びメモリカードの選択を前記メモリアドレスデー
タのビツト順に連続的に行うことができないとい
う問題がある。
本発明の目的は上位装置が記憶装置のメモリ容
量の大きさに応じたメモリアドレスデータを使用
して、メモリ素子内のアドレス選択、メモリ素子
列の選択およびメモリカードの選択を前記メモリ
アドレスデータのビツト順に連続的に行うことが
できるようにした記憶装置を提供することにあ
る。
量の大きさに応じたメモリアドレスデータを使用
して、メモリ素子内のアドレス選択、メモリ素子
列の選択およびメモリカードの選択を前記メモリ
アドレスデータのビツト順に連続的に行うことが
できるようにした記憶装置を提供することにあ
る。
本発明の装置は、記憶モジユールを形成する複
数の記憶カード手段と、 この記憶カードの記憶容量の大きさを示す記憶
容量識別信号を発生する記憶容量識別信号発生手
段と、 この記憶容量識別信号に基づいてメモリモジユ
ール内のアドレス信号の配列を切換えるアドレス
切換手段とを含むことを特徴とする。
数の記憶カード手段と、 この記憶カードの記憶容量の大きさを示す記憶
容量識別信号を発生する記憶容量識別信号発生手
段と、 この記憶容量識別信号に基づいてメモリモジユ
ール内のアドレス信号の配列を切換えるアドレス
切換手段とを含むことを特徴とする。
本発明の特徴は、記憶装置のメモリカードのメ
モリ容量変化に応じてメモリアドレスデータの配
列を切り換えることにより、上位装置が記憶装置
のメモリ容量の大きさに応じたメモリアドレスデ
ータを使用してメモリ素子内のアドレス選択、メ
モリ素子列の選択およびメモリカードの選択を前
記メモリアドレスデータのビツト順に連続的に行
うことができるように作用することにある。
モリ容量変化に応じてメモリアドレスデータの配
列を切り換えることにより、上位装置が記憶装置
のメモリ容量の大きさに応じたメモリアドレスデ
ータを使用してメモリ素子内のアドレス選択、メ
モリ素子列の選択およびメモリカードの選択を前
記メモリアドレスデータのビツト順に連続的に行
うことができるように作用することにある。
次に本発明について図面を参照して詳細に説明
する。第１図は本発明の一実施例を示す回路図で
ある。
する。第１図は本発明の一実施例を示す回路図で
ある。
第１図において、参照番号１は中央処理装置、
参照番号２は記憶装置、参照番号３６はメモリカ
ード３７〜４０からなる（最小１枚〜最大４枚）
メモリモジユール部を示す。ここでメモリカード
は16Kビツトのメモリ素子を４列×８行に配列し
た64Kバイトのメモリ容量のものと64Kビツトの
メモリ素子を同じく４列×８行に配列した256K
バイトのものと混在はないとして、２種類が使用
される。メモリモジユール部の１アドレスを指定
するための前記中央処理装置１から送出されるメ
モリアドレスMAD１〜MAD２０はアンド回路１
９〜３４からなるアドレスバツフア回路１８とア
ンド回路６〜１３とオア回路１４〜１７からなる
選択回路５とから構成されるアドレス回路４に与
えられる。メモリアドレスMAD７〜MAD２０は
前記アドレスバツフア回路１８のアンド回路２１
〜３４の入力端子にそれぞれ与えられ、メモリア
ドレスMAD５とMAD６は前記アドレスバツフア
回路１８のアンド回路１９および２０の入力端子
と前記選択回路５のアンド回路１１および１３の
一方の入力端子にそれぞれ与えられメモリアドレ
スMAD４は前記選択回路５のアンド回路９と１
２との一方の入力端子に与えられ、メモリアドレ
ス３は前記選択回路５のアンド回路７と１０との
一方の入力端子に与えられ、メモリアドレス
MAD１および２は前記選択回路５のアンド回路
６および８の一方の入力端子にそれぞれ与えられ
る。また前記メモリモジユール３６で使用するメ
モリカードのメモリ容量の大きさが64Kバイトか
256Kバイトかをあらわすメモリ容量信号SELSは
前記選択回路５のアンド回路７，９，１１および
１３の一方の入力端子とナンド回路３の入力端子
に与えられる。ナンド回路３の出力信号は前記選
択回路５のアンド回路６，８，１０および１２の
一方の入力端子に与えられる。前記アドレスバツ
フア回路１８のアンド回路１９〜３４の出力信号
はメモリカードに配列されているメモリ素子内の
アドレスを選択する信号CAD１〜CAD１６とし
て前記メモリモジユール３６のメモリカード３７
〜４０に送出される。また前記選択回路５のオア
回路１６および１７の出力信号はメモリカードの
メモリ素子列を選択する信号WS１およびWS２
として前記メモリモジユール４６のメモリカード
３７〜４０に送出される。前記選択回路５のオア
回路１４および１５の出力信号は解読回路３５に
与えられ前記解読回路３５の解読結果はメモリモ
ジユールのメモリカードを選択する信号CS１〜
CS４として前記メモリモジユール３６のメモリ
カード３７〜４０に送出される。
参照番号２は記憶装置、参照番号３６はメモリカ
ード３７〜４０からなる（最小１枚〜最大４枚）
メモリモジユール部を示す。ここでメモリカード
は16Kビツトのメモリ素子を４列×８行に配列し
た64Kバイトのメモリ容量のものと64Kビツトの
メモリ素子を同じく４列×８行に配列した256K
バイトのものと混在はないとして、２種類が使用
される。メモリモジユール部の１アドレスを指定
するための前記中央処理装置１から送出されるメ
モリアドレスMAD１〜MAD２０はアンド回路１
９〜３４からなるアドレスバツフア回路１８とア
ンド回路６〜１３とオア回路１４〜１７からなる
選択回路５とから構成されるアドレス回路４に与
えられる。メモリアドレスMAD７〜MAD２０は
前記アドレスバツフア回路１８のアンド回路２１
〜３４の入力端子にそれぞれ与えられ、メモリア
ドレスMAD５とMAD６は前記アドレスバツフア
回路１８のアンド回路１９および２０の入力端子
と前記選択回路５のアンド回路１１および１３の
一方の入力端子にそれぞれ与えられメモリアドレ
スMAD４は前記選択回路５のアンド回路９と１
２との一方の入力端子に与えられ、メモリアドレ
ス３は前記選択回路５のアンド回路７と１０との
一方の入力端子に与えられ、メモリアドレス
MAD１および２は前記選択回路５のアンド回路
６および８の一方の入力端子にそれぞれ与えられ
る。また前記メモリモジユール３６で使用するメ
モリカードのメモリ容量の大きさが64Kバイトか
256Kバイトかをあらわすメモリ容量信号SELSは
前記選択回路５のアンド回路７，９，１１および
１３の一方の入力端子とナンド回路３の入力端子
に与えられる。ナンド回路３の出力信号は前記選
択回路５のアンド回路６，８，１０および１２の
一方の入力端子に与えられる。前記アドレスバツ
フア回路１８のアンド回路１９〜３４の出力信号
はメモリカードに配列されているメモリ素子内の
アドレスを選択する信号CAD１〜CAD１６とし
て前記メモリモジユール３６のメモリカード３７
〜４０に送出される。また前記選択回路５のオア
回路１６および１７の出力信号はメモリカードの
メモリ素子列を選択する信号WS１およびWS２
として前記メモリモジユール４６のメモリカード
３７〜４０に送出される。前記選択回路５のオア
回路１４および１５の出力信号は解読回路３５に
与えられ前記解読回路３５の解読結果はメモリモ
ジユールのメモリカードを選択する信号CS１〜
CS４として前記メモリモジユール３６のメモリ
カード３７〜４０に送出される。
次に第１図の本実施例について動作の説明を行
う。まずメモリモジユール３６のメモリカード３
７〜４０は16Kビツトのメモリ素子を配列した
64Kバイトのメモリ容量のものを使用する。中央
処理装置１がアドレスバツフア回路１８へ送出す
るメモリアドレスMAD７〜MAD２０は前記アド
レスバツフア回路１８のアンド回路２１〜３４を
介してメモリ素子内のアドレスを選択する信号
CAD３〜CAD１６として、前記メモリモジユー
ル３７〜４０の16Kビツトメモリ素子内の１アド
レスを選択する。またメモリカードのメモリ容量
の大きさが64Kバイトであることをあらわすメモ
リ容量信号SELSはこの場合正論理で“１”とな
り、メモリ容量信号SELSを入力とするナンド回
路３の出力は論理“０”となる。その結果、前記
中央処理装置１が選択回路５へ送出するメモリア
ドレスMAD１〜MAD６の中で前記選択回路５の
オア回路１４，１５，１６および１７の出力信号
としてそれぞれメモリアドレスMAD３，MAD
４，MAD５およびMAD６を前記選択回路５で選
択する。このうちメモリアドレスMAD５および
MAD６はメモリ素子列を選択指定するメモリ素
子列選択信号WS１およびWS２として前記メモ
リモジユール３７〜４０のメモリ素子列、４列の
うち１列を選択する。またメモリアドレスMAD
３およびMAD４は解読回路３５により解読さ
れ、その解読結果はメモリカードを選択する信号
CS１〜CS４として前記メモリモジユール３６の
メモリカード３７〜４０の中から１枚を選択す
る。このようにして記憶装置２は中央処理装置１
が指定してきたメモリモジユール３６の中の１ア
ドレスの１バイト分のデータを選択する。
う。まずメモリモジユール３６のメモリカード３
７〜４０は16Kビツトのメモリ素子を配列した
64Kバイトのメモリ容量のものを使用する。中央
処理装置１がアドレスバツフア回路１８へ送出す
るメモリアドレスMAD７〜MAD２０は前記アド
レスバツフア回路１８のアンド回路２１〜３４を
介してメモリ素子内のアドレスを選択する信号
CAD３〜CAD１６として、前記メモリモジユー
ル３７〜４０の16Kビツトメモリ素子内の１アド
レスを選択する。またメモリカードのメモリ容量
の大きさが64Kバイトであることをあらわすメモ
リ容量信号SELSはこの場合正論理で“１”とな
り、メモリ容量信号SELSを入力とするナンド回
路３の出力は論理“０”となる。その結果、前記
中央処理装置１が選択回路５へ送出するメモリア
ドレスMAD１〜MAD６の中で前記選択回路５の
オア回路１４，１５，１６および１７の出力信号
としてそれぞれメモリアドレスMAD３，MAD
４，MAD５およびMAD６を前記選択回路５で選
択する。このうちメモリアドレスMAD５および
MAD６はメモリ素子列を選択指定するメモリ素
子列選択信号WS１およびWS２として前記メモ
リモジユール３７〜４０のメモリ素子列、４列の
うち１列を選択する。またメモリアドレスMAD
３およびMAD４は解読回路３５により解読さ
れ、その解読結果はメモリカードを選択する信号
CS１〜CS４として前記メモリモジユール３６の
メモリカード３７〜４０の中から１枚を選択す
る。このようにして記憶装置２は中央処理装置１
が指定してきたメモリモジユール３６の中の１ア
ドレスの１バイト分のデータを選択する。
次にメモリモジユール３６のメモリカード３７
〜４０は64Kビツトのメモリ素子を配列した
256Kバイトのメモリ容量のものを使用する。中
央処理装置１がアドレスバツフア回路１８へ送出
するメモリアドレスMAD５〜MAD２０は前記ア
ドレスバツフア回路１８のアンド回路１９〜３４
を介してメモリ素子内アドレス選択信号CAD１
〜CAD１６として、前記メモリカード３７〜４
０の64Kビツトメモリ素子内の１アドレスを選択
する。またメモリカードのメモリ容量の大きさが
256Kバイトであることをあらわすメモリ容量信
号SELSはこの場合正論理で論理“０”となり、
メモリ容量信号SELSを入力とするナンド回路３
の出力は論理“１”となる。その結果、前記中央
処理装置１が選択回路５へ送出するメモリアドレ
スMAD１〜MAD６の中で前記選択回路５のオア
回路１４，１５，１６および１７の出力信号とし
てそれぞれメモリアドレスMAD１，MAD２，
MAD３およびMAD４が前記選択回路５で選択さ
れる。それから前述した64Kバイトのメモリ容量
のメモリカード使用時の説明と同様にメモリアド
レスMAD３，MAD４は前記メモリカード３７〜
４０のメモリ素子列、４列のうち１列を選択し、
メモリアドレスMAD１およびMAD２は前記メモ
リモジユール３６のメモリカード３７〜４０の中
から１枚を選択する。このようにして記憶装置２
は、256Kバイトのメモリ容量のメモリカードを
使用したときにも、中央処理装置１が指定してき
たメモリモジユール３６の中の１アドレスの１バ
イト分のデータを選択する。
〜４０は64Kビツトのメモリ素子を配列した
256Kバイトのメモリ容量のものを使用する。中
央処理装置１がアドレスバツフア回路１８へ送出
するメモリアドレスMAD５〜MAD２０は前記ア
ドレスバツフア回路１８のアンド回路１９〜３４
を介してメモリ素子内アドレス選択信号CAD１
〜CAD１６として、前記メモリカード３７〜４
０の64Kビツトメモリ素子内の１アドレスを選択
する。またメモリカードのメモリ容量の大きさが
256Kバイトであることをあらわすメモリ容量信
号SELSはこの場合正論理で論理“０”となり、
メモリ容量信号SELSを入力とするナンド回路３
の出力は論理“１”となる。その結果、前記中央
処理装置１が選択回路５へ送出するメモリアドレ
スMAD１〜MAD６の中で前記選択回路５のオア
回路１４，１５，１６および１７の出力信号とし
てそれぞれメモリアドレスMAD１，MAD２，
MAD３およびMAD４が前記選択回路５で選択さ
れる。それから前述した64Kバイトのメモリ容量
のメモリカード使用時の説明と同様にメモリアド
レスMAD３，MAD４は前記メモリカード３７〜
４０のメモリ素子列、４列のうち１列を選択し、
メモリアドレスMAD１およびMAD２は前記メモ
リモジユール３６のメモリカード３７〜４０の中
から１枚を選択する。このようにして記憶装置２
は、256Kバイトのメモリ容量のメモリカードを
使用したときにも、中央処理装置１が指定してき
たメモリモジユール３６の中の１アドレスの１バ
イト分のデータを選択する。
第１図に示した一実施例である記憶装置２の特
徴的な動作は、64Kバイトのメモリ容量のメモリ
カードを使用するときには、中央処理装置１が記
憶装置２へ送出するメモリアドレスをビツト順に
メモリアドレスMAD７〜MAD２０をメモリ素子
内のアドレス選択、メモリアドレスMAD５，
MAD６をメモリ素子列の選択、メモリアドレス
MAD３およびMAD４をメモリカードの選択のた
めに配列し、256Kバイトのメモリ容量のメモリ
カードを使用する時にはメモリアドレスをビツト
順にメモリアドレスMAD５〜MAD２０をメモリ
素子内のアドレス選択、メモリアドレスMAD３
およびMAD４をメモリ素子列の選択、メモリア
ドレスMAD１およびMAD２をメモリカードの選
択のために配列するというように、メモリカード
のメモリ容量の変化に応じてメモリアドレスデー
タの配列を変換することにある。
徴的な動作は、64Kバイトのメモリ容量のメモリ
カードを使用するときには、中央処理装置１が記
憶装置２へ送出するメモリアドレスをビツト順に
メモリアドレスMAD７〜MAD２０をメモリ素子
内のアドレス選択、メモリアドレスMAD５，
MAD６をメモリ素子列の選択、メモリアドレス
MAD３およびMAD４をメモリカードの選択のた
めに配列し、256Kバイトのメモリ容量のメモリ
カードを使用する時にはメモリアドレスをビツト
順にメモリアドレスMAD５〜MAD２０をメモリ
素子内のアドレス選択、メモリアドレスMAD３
およびMAD４をメモリ素子列の選択、メモリア
ドレスMAD１およびMAD２をメモリカードの選
択のために配列するというように、メモリカード
のメモリ容量の変化に応じてメモリアドレスデー
タの配列を変換することにある。
第２図ＡおよびＢと第３図は第１図で示したメ
モリ容量信号を出力する具体的な手段を示す。
モリ容量信号を出力する具体的な手段を示す。
第２図ＡおよびＢで参照番号１０１は64Kバイ
トのメモリ容量のメモリカード、参照番号１０５
は256Kバイトのメモリ容量のメモリカードを示
す。参照番号１０２は前記参照番号１０１の中の
出力ピン、前記参照番号１０３は入力ピンを示
し、参照番号１０６は前記メモリカード１０５の
中の出力ピン、参照番号１０７は入力ピンを示
す。そして前記出力ピン１０２と１０６、前記入
力ピン１０３と１０７は全く同じピン位置であ
る。また前記メモリカード１０１の中で入力ピン
１０２と出力ピン１０３とは短絡されており、前
記メモリカード１０５の中で出力ピン１０６と入
力ピン１０７とは開放状態である。参照番号１０
８は記憶装置内で実装されるバツクボードを示
し、参照番号１０９および１１０はそのバツクボ
ード１０８上の出力ピンおよび入力ピンである。
次に前記メモリカード１０１もしくは１０５が前
記バツクボード１０８に実装された時、前記出力
ピン１０２または１０６は前記出力ピン１０９に
接続され前記入力ピン１０３または１０７は前記
入力ピン１１０に接続される。そして前記出力ピ
ン１０９はナンド回路１１１の入力端子に接続さ
れ、前記ナンド回路１１１の出力はメモリ容量信
号SELSとなる。また前記入力ピン１１０はグラ
ンドに接続される。
トのメモリ容量のメモリカード、参照番号１０５
は256Kバイトのメモリ容量のメモリカードを示
す。参照番号１０２は前記参照番号１０１の中の
出力ピン、前記参照番号１０３は入力ピンを示
し、参照番号１０６は前記メモリカード１０５の
中の出力ピン、参照番号１０７は入力ピンを示
す。そして前記出力ピン１０２と１０６、前記入
力ピン１０３と１０７は全く同じピン位置であ
る。また前記メモリカード１０１の中で入力ピン
１０２と出力ピン１０３とは短絡されており、前
記メモリカード１０５の中で出力ピン１０６と入
力ピン１０７とは開放状態である。参照番号１０
８は記憶装置内で実装されるバツクボードを示
し、参照番号１０９および１１０はそのバツクボ
ード１０８上の出力ピンおよび入力ピンである。
次に前記メモリカード１０１もしくは１０５が前
記バツクボード１０８に実装された時、前記出力
ピン１０２または１０６は前記出力ピン１０９に
接続され前記入力ピン１０３または１０７は前記
入力ピン１１０に接続される。そして前記出力ピ
ン１０９はナンド回路１１１の入力端子に接続さ
れ、前記ナンド回路１１１の出力はメモリ容量信
号SELSとなる。また前記入力ピン１１０はグラ
ンドに接続される。
上記のようにすれば、64Kバイトのメモリカー
ド１０１を前記バツクボード１０８へ実装する時
にはナンド回路１１１の入力端子は正論理で論理
“０”となりメモリ容量信号SELSは前記ナンド
回路１１１のため反転されて論理“１”となる。
また256Kバイトのメモリカード１０５を前記バ
ツクボード１０８へ実装する時にはナンド回路の
入力端子は正論理で論理“１”となりメモリ容量
信号SELSは前記ナンド回路１１１のため反転さ
れて論理“０”となる。すなわち、第２図Ａおよ
びＢで示した手段を用いることによりメモリカー
ドのメモリ容量の大きさをあらわすメモリ容量信
号を出力することができる。
ド１０１を前記バツクボード１０８へ実装する時
にはナンド回路１１１の入力端子は正論理で論理
“０”となりメモリ容量信号SELSは前記ナンド
回路１１１のため反転されて論理“１”となる。
また256Kバイトのメモリカード１０５を前記バ
ツクボード１０８へ実装する時にはナンド回路の
入力端子は正論理で論理“１”となりメモリ容量
信号SELSは前記ナンド回路１１１のため反転さ
れて論理“０”となる。すなわち、第２図Ａおよ
びＢで示した手段を用いることによりメモリカー
ドのメモリ容量の大きさをあらわすメモリ容量信
号を出力することができる。
また第３図のようにスイツチ１１２とナンド回
路１１３の入力端子を接続し、前記ナンド回路１
１３の出力信号をメモリ容量信号SELSとする。
そして、64Kバイトのメモリ容量のメモリカード
が実装される時にはスイツチをグランドに落と
し、256Kバイトのメモリ容量のメモリカードが
実装される時にはスイツチをオープンにすれば、
上述した第２図ＡおよびＢと同一動作になるか
ら、メモリカードのメモリ容量の大きさをあらわ
すメモリ容量信号を出力する手段として用いるこ
とができる。
路１１３の入力端子を接続し、前記ナンド回路１
１３の出力信号をメモリ容量信号SELSとする。
そして、64Kバイトのメモリ容量のメモリカード
が実装される時にはスイツチをグランドに落と
し、256Kバイトのメモリ容量のメモリカードが
実装される時にはスイツチをオープンにすれば、
上述した第２図ＡおよびＢと同一動作になるか
ら、メモリカードのメモリ容量の大きさをあらわ
すメモリ容量信号を出力する手段として用いるこ
とができる。
ここで、第１図の一実施例の効果について第４
図Ａ，Ｂおよび第５図ＡおよびＢに示す記憶装置
内のメモリアドレスの配列を参照しながら説明す
る。
図Ａ，Ｂおよび第５図ＡおよびＢに示す記憶装置
内のメモリアドレスの配列を参照しながら説明す
る。
記憶装置は、第１図のようにメモリカードのメ
モリ容量の変化に応じてメモリアドレスの配列を
変換する構成とせずに、予めメモリカードのメモ
リ容量変化を考慮して第４図ＡかＢのようにメモ
リアドレスを配列する。すなわち、第４図Ａで示
される記憶装置においてはメモリアドレスMAD
７〜MAD２０を64Kバイトのメモリ容量のメモ
リカード使用時の16Kビツトメモリ素子内のアド
レス選択、メモリアドレスMAD５〜MAD２０を
256Kバイトのメモリ容量のメモリカード使用時
の64Kビツトメモリ素子内のアドレス選択、メモ
リアドレスMAD３とMAD４とをメモリ素子列の
選択、メモリアドレスMAD１とMAD２とをメモ
リカードの選択というように配列する。また第４
図Ｂで示される記憶装置においてはメモリアドレ
スMAD７〜MAD２０を16Kビツトメモリ素子内
のアドレス選択、メモリアドレスMAD１，MAD
２とMAD７〜MAD２０を64Kビツトメモリ素子
内のアドレス選択、メモリアドレスMAD５と
MAD６とをメモリ素子列の選択、メモリアドレ
スMAD３とMAD４とをメモリカードの選択とい
うように配列する。
モリ容量の変化に応じてメモリアドレスの配列を
変換する構成とせずに、予めメモリカードのメモ
リ容量変化を考慮して第４図ＡかＢのようにメモ
リアドレスを配列する。すなわち、第４図Ａで示
される記憶装置においてはメモリアドレスMAD
７〜MAD２０を64Kバイトのメモリ容量のメモ
リカード使用時の16Kビツトメモリ素子内のアド
レス選択、メモリアドレスMAD５〜MAD２０を
256Kバイトのメモリ容量のメモリカード使用時
の64Kビツトメモリ素子内のアドレス選択、メモ
リアドレスMAD３とMAD４とをメモリ素子列の
選択、メモリアドレスMAD１とMAD２とをメモ
リカードの選択というように配列する。また第４
図Ｂで示される記憶装置においてはメモリアドレ
スMAD７〜MAD２０を16Kビツトメモリ素子内
のアドレス選択、メモリアドレスMAD１，MAD
２とMAD７〜MAD２０を64Kビツトメモリ素子
内のアドレス選択、メモリアドレスMAD５と
MAD６とをメモリ素子列の選択、メモリアドレ
スMAD３とMAD４とをメモリカードの選択とい
うように配列する。
ここで、記憶装置におけるメモリアドレスを第
４図Ａのように配列しかつ64Kバイトのメモリ容
量のメモリカードを使用する場合、中央処理装置
はメモリアドレスを指定する時メモリアドレス
MAD５，MAD６を論理“０”、“０”に固定し
て、他のメモリアドレスの論理値を決定する必要
が生じる。また記憶装置におけるメモリアドレス
を第４図Ｂのように配列しかつ256KBのメモリ容
量のメモリカードを１枚だけ使用する場合も、中
央処理装置はメモリアドレスを指定する時メモリ
アドレスMAD３，MAD４を論理“０”、“０”に
固定して、他のメモリアドレスの論理値を決定す
る必要が生じる。
４図Ａのように配列しかつ64Kバイトのメモリ容
量のメモリカードを使用する場合、中央処理装置
はメモリアドレスを指定する時メモリアドレス
MAD５，MAD６を論理“０”、“０”に固定し
て、他のメモリアドレスの論理値を決定する必要
が生じる。また記憶装置におけるメモリアドレス
を第４図Ｂのように配列しかつ256KBのメモリ容
量のメモリカードを１枚だけ使用する場合も、中
央処理装置はメモリアドレスを指定する時メモリ
アドレスMAD３，MAD４を論理“０”、“０”に
固定して、他のメモリアドレスの論理値を決定す
る必要が生じる。
すなわち記憶装置におけるメモリアドレスを第
４図ＡかＢのように配列する場合、中央処理装置
は、記憶装置のメモリ容量の大きさ以上に相当す
るメモリアドレスデータを使用する必要が生じ
て、メモリ素子内のアドレス選択、メモリ素子列
の選択およびメモリカードの選択をメモリアドレ
スデータのビツト順に連続的に行うことができな
い。
４図ＡかＢのように配列する場合、中央処理装置
は、記憶装置のメモリ容量の大きさ以上に相当す
るメモリアドレスデータを使用する必要が生じ
て、メモリ素子内のアドレス選択、メモリ素子列
の選択およびメモリカードの選択をメモリアドレ
スデータのビツト順に連続的に行うことができな
い。
しかし第１図で示した一実施例のように記憶装
置を構成すると、メモリカードのメモリ容量の変
化に応じてメモリアドレスの配列を第５図Ａおよ
びＢに示すように切り換えることができる。すな
わち、記憶装置は、64Kバイトのメモリ容量のメ
モリカードを使用する時、第５図Ａに示すように
メモリアドレスMAD７〜MAD２０を16Kビツト
メモリ素子内のアドレス選択、メモリアドレス
MAD５とMAD６をメモリ素子列の選択、メモリ
アドレスMAD３とMAD４をメモリカードの選択
というように配列する。そして記憶装置は256K
バイトのメモリ容量のメモリカードを使用する時
には、第５図Ｂに示すようにメモリアドレス
MAD５〜MAD２０を64Kビツトメモリ素子内の
アドレス選択、メモリアドレスMAD３とMAD４
とはメモリ素子列の選択、メモリアドレスMAD
１とMAD２とをメモリカードの選択というよう
に配列する。
置を構成すると、メモリカードのメモリ容量の変
化に応じてメモリアドレスの配列を第５図Ａおよ
びＢに示すように切り換えることができる。すな
わち、記憶装置は、64Kバイトのメモリ容量のメ
モリカードを使用する時、第５図Ａに示すように
メモリアドレスMAD７〜MAD２０を16Kビツト
メモリ素子内のアドレス選択、メモリアドレス
MAD５とMAD６をメモリ素子列の選択、メモリ
アドレスMAD３とMAD４をメモリカードの選択
というように配列する。そして記憶装置は256K
バイトのメモリ容量のメモリカードを使用する時
には、第５図Ｂに示すようにメモリアドレス
MAD５〜MAD２０を64Kビツトメモリ素子内の
アドレス選択、メモリアドレスMAD３とMAD４
とはメモリ素子列の選択、メモリアドレスMAD
１とMAD２とをメモリカードの選択というよう
に配列する。
そのため中央処理装置は、メモリアドレスデー
タの一部を論理的に固定することなく記憶装置の
メモリ容量の大きさに応じたメモリアドレスデー
タを使用して、メモリ素子内のアドレス選択、メ
モリ素子列の選択およびメモリカードの選択をメ
モリアドレスのビツト順に連続的に行うことがで
きる。
タの一部を論理的に固定することなく記憶装置の
メモリ容量の大きさに応じたメモリアドレスデー
タを使用して、メモリ素子内のアドレス選択、メ
モリ素子列の選択およびメモリカードの選択をメ
モリアドレスのビツト順に連続的に行うことがで
きる。
本発明には、上位装置がメモリアドレスデータ
を使用してメモリ素子内のアドレス選択、メモリ
素子列の選択およびメモリカードの選択を前記メ
モリアドレスデータのビツト順に連続的に行うこ
とができるという効果がある。
を使用してメモリ素子内のアドレス選択、メモリ
素子列の選択およびメモリカードの選択を前記メ
モリアドレスデータのビツト順に連続的に行うこ
とができるという効果がある。
第１図は本発明の一実施例を示す図、第２図
Ａ，Ｂおよび第３図は第１図に示したメモリ容量
信号を出力する回路例を示す図および第４図Ａ，
Ｂおよび第５図Ａ，Ｂは第１図の一実施例の動作
の効果を説明するためのメモリアドレス配列を示
す図である。 １……中央処理装置、２……記憶装置、３……
ナンド回路、４……アドレス回路、５……選択回
路、６〜１３……アンド回路、１４〜１７……オ
ア回路、１８……アドレスバツフア回路、１９〜
３４……アンド回路、３５……デコーダ回路、３
６……メモリモジユール部、３７〜４０……メモ
リカード、１０１，１０５……メモリカード、１
０２，１０６……メモリカード上の出力ピン、１
０３，１０７……メモリカード上の入力ピン、１
０８……バツクボード、１０９……バツクボード
上の出力ピン、１１０……バツクボード上の入力
ピン、１１１，１１３……ナンド回路、１１２…
…スイツチ。
Ａ，Ｂおよび第３図は第１図に示したメモリ容量
信号を出力する回路例を示す図および第４図Ａ，
Ｂおよび第５図Ａ，Ｂは第１図の一実施例の動作
の効果を説明するためのメモリアドレス配列を示
す図である。 １……中央処理装置、２……記憶装置、３……
ナンド回路、４……アドレス回路、５……選択回
路、６〜１３……アンド回路、１４〜１７……オ
ア回路、１８……アドレスバツフア回路、１９〜
３４……アンド回路、３５……デコーダ回路、３
６……メモリモジユール部、３７〜４０……メモ
リカード、１０１，１０５……メモリカード、１
０２，１０６……メモリカード上の出力ピン、１
０３，１０７……メモリカード上の入力ピン、１
０８……バツクボード、１０９……バツクボード
上の出力ピン、１１０……バツクボード上の入力
ピン、１１１，１１３……ナンド回路、１１２…
…スイツチ。
Claims (1)
- 【特許請求の範囲】 １ それぞれ複数の記憶素子からなる記憶素子列
を複数列実装した複数の記憶カードを有する少な
くとも１つの記憶モジユールと、 前記記憶素子の記憶容量を識別する識別信号を
発生する識別信号発生手段と、 Ｍ（正整数）本の第１のアドレス線およびＮ
（正整数）本の第２のアドレス線が接続され前記
識別信号に応答して前記Ｎ本の第２のアドレス線
のうちのＩ（０以上Ｎ未満の整数）本に供給され
る信号および前記Ｍ本の第１のアドレス線のうち
の（Ｍ−Ｉ）本に供給される信号を選択しこれら
の選択された信号を前記記憶カードおよび前記記
憶素子列を指定する情報として前記記憶モジユー
ルに供給するとともに前記Ｎ本の第２のアドレス
線のうちの残りの（Ｎ−Ｉ）本に供給される信号
を前記記憶素子内のアドレスを指定する情報とし
て前記記憶モジユールに供給するアドレス切換手
段とから構成したことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP797879A JPS55101178A (en) | 1979-01-25 | 1979-01-25 | Memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP797879A JPS55101178A (en) | 1979-01-25 | 1979-01-25 | Memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55101178A JPS55101178A (en) | 1980-08-01 |
| JPS623505B2 true JPS623505B2 (ja) | 1987-01-26 |
Family
ID=11680531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP797879A Granted JPS55101178A (en) | 1979-01-25 | 1979-01-25 | Memory unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55101178A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4545010A (en) * | 1983-03-31 | 1985-10-01 | Honeywell Information Systems Inc. | Memory identification apparatus and method |
| JPS62168248A (ja) * | 1986-01-20 | 1987-07-24 | Nec Corp | メモリ装置 |
| JPH0651948U (ja) * | 1992-12-21 | 1994-07-15 | 住友ベークライト株式会社 | プリント配線板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5372533A (en) * | 1976-12-10 | 1978-06-28 | Sharp Corp | Block selecting device for memory card |
| JPS5372534A (en) * | 1976-12-10 | 1978-06-28 | Sharp Corp | Block selection system for memory card |
-
1979
- 1979-01-25 JP JP797879A patent/JPS55101178A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5372533A (en) * | 1976-12-10 | 1978-06-28 | Sharp Corp | Block selecting device for memory card |
| JPS5372534A (en) * | 1976-12-10 | 1978-06-28 | Sharp Corp | Block selection system for memory card |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55101178A (en) | 1980-08-01 |
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