JPH0231417B2 - - Google Patents
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- Publication number
- JPH0231417B2 JPH0231417B2 JP57231049A JP23104982A JPH0231417B2 JP H0231417 B2 JPH0231417 B2 JP H0231417B2 JP 57231049 A JP57231049 A JP 57231049A JP 23104982 A JP23104982 A JP 23104982A JP H0231417 B2 JPH0231417 B2 JP H0231417B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit pattern
- pattern
- bit
- patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はメモリを利用した論理回路、さらに詳
しくいえばメモリを使用してビツトパターンを照
合する回路に関する。
しくいえばメモリを使用してビツトパターンを照
合する回路に関する。
希望するパターンが多数あるビツトパターンを
照合する場合、従来はパターンの種類だけ照合回
路を用意する必要があり、そのために回路が複雑
になつていた。また、他の方法としてメモリのア
ドレスを利用してパターンの照合をする回路があ
り、これはパターンの種類が多くても一つの回路
で構成できる利点があるが、ビツトパターンのビ
ツト数が多くなるとメモリの容量が多くなつて構
成が困難になる欠点があつた。
照合する場合、従来はパターンの種類だけ照合回
路を用意する必要があり、そのために回路が複雑
になつていた。また、他の方法としてメモリのア
ドレスを利用してパターンの照合をする回路があ
り、これはパターンの種類が多くても一つの回路
で構成できる利点があるが、ビツトパターンのビ
ツト数が多くなるとメモリの容量が多くなつて構
成が困難になる欠点があつた。
本発明の目的は簡単な回路構成で、複数のビツ
ト数の多いビツトパターンの一致を検出すること
のできるビツトパターン照合回路を提供すること
にある。
ト数の多いビツトパターンの一致を検出すること
のできるビツトパターン照合回路を提供すること
にある。
前記目的を達成するために本発明によるビツト
パターン照合回路はビツトパターン入力を複数の
メモリの個数分に分割し、この一つの分割された
ビツトパターン入力をアドレスとする初段のメモ
リと、残りの分割されたビツトパターン入力およ
び前段になるメモリの出力とをそれぞれ合わせて
なるものをアドレスとする１以上のメモリとから
なり、照合すべきビツトパターンに対応する前記
複数のメモリのアドレスにそれぞれのビツトパタ
ーンを示すデータを格納しておき、最終段のメモ
リの内容で入力されたビツトパターンの一致を検
出するように構成してある。
パターン照合回路はビツトパターン入力を複数の
メモリの個数分に分割し、この一つの分割された
ビツトパターン入力をアドレスとする初段のメモ
リと、残りの分割されたビツトパターン入力およ
び前段になるメモリの出力とをそれぞれ合わせて
なるものをアドレスとする１以上のメモリとから
なり、照合すべきビツトパターンに対応する前記
複数のメモリのアドレスにそれぞれのビツトパタ
ーンを示すデータを格納しておき、最終段のメモ
リの内容で入力されたビツトパターンの一致を検
出するように構成してある。
以下、図面を参照して本発明を詳しく説明す
る。
る。
第１図は本発明によるビツトパターン照合回路
の実施例を示す図である。この回路は22ビツトの
ビツトパターンから15種のパターンを検出するも
のであり、３個のメモリ１，２，３を用いた例で
ある。希望するビツトパターンを各メモリに入力
するため０〜９、10〜15、16〜21のように分けて
いる。希望するパターンの０〜９ビツト部分はそ
のビツトのパターンに相当するメモリ１のアドレ
スに対応付けられ、そのアドレスには希望するパ
ターンの番号が記憶される。同じように、希望す
るパターンの次の10〜15ビツト部分はそのビツト
のパターンに相当するメモリ２の下位６ビツトの
アドレスに対応付けられるとともに、上記メモリ
１のパターン番号はそのパターン番号に相当する
メモリ２の上位４ビツトのアドレスに対応付けら
れ、上位、下位ビツトから決定されるアドレスに
は希望するパターンの番号が記憶される。さらに
希望するパターンの次の16〜21ビツト部分がメモ
リ３の下位６ビツトアドレスに、メモリ２のパタ
ーン番号がメモリ３の上位４ビツトアドレスに対
応付けられ、それらから決定されるアドレスに希
望するパターンの番号が記憶される。このように
して多数の希望するビツトパターンがメモリ１，
２，３に記憶され、照合すべきパターンが保持さ
れる。なお、他のメモリのアドレスには“０”が
記憶されている。メモリ１，２，３にはデータ４
ビツト構成であるので0000〜1111まで16種類のデ
ータを記憶できるが、0000はパターン番号として
使用しないので実施例回路では15種類のビツトパ
ターンの記憶が最大となる。OR回路４はメモリ
３の４ビツト出力を入力とし、上記記憶した何種
類かのビツトパターンのうち一つのビツトパター
ンに一致していればメモリ３より0000以外の出力
があるので、その出力は“１”となり、これによ
り15種類のビツトパターン一致を検出できる。メ
モリ３のデータ出力にはビツトパターン一致した
パターン番号が出力される。
の実施例を示す図である。この回路は22ビツトの
ビツトパターンから15種のパターンを検出するも
のであり、３個のメモリ１，２，３を用いた例で
ある。希望するビツトパターンを各メモリに入力
するため０〜９、10〜15、16〜21のように分けて
いる。希望するパターンの０〜９ビツト部分はそ
のビツトのパターンに相当するメモリ１のアドレ
スに対応付けられ、そのアドレスには希望するパ
ターンの番号が記憶される。同じように、希望す
るパターンの次の10〜15ビツト部分はそのビツト
のパターンに相当するメモリ２の下位６ビツトの
アドレスに対応付けられるとともに、上記メモリ
１のパターン番号はそのパターン番号に相当する
メモリ２の上位４ビツトのアドレスに対応付けら
れ、上位、下位ビツトから決定されるアドレスに
は希望するパターンの番号が記憶される。さらに
希望するパターンの次の16〜21ビツト部分がメモ
リ３の下位６ビツトアドレスに、メモリ２のパタ
ーン番号がメモリ３の上位４ビツトアドレスに対
応付けられ、それらから決定されるアドレスに希
望するパターンの番号が記憶される。このように
して多数の希望するビツトパターンがメモリ１，
２，３に記憶され、照合すべきパターンが保持さ
れる。なお、他のメモリのアドレスには“０”が
記憶されている。メモリ１，２，３にはデータ４
ビツト構成であるので0000〜1111まで16種類のデ
ータを記憶できるが、0000はパターン番号として
使用しないので実施例回路では15種類のビツトパ
ターンの記憶が最大となる。OR回路４はメモリ
３の４ビツト出力を入力とし、上記記憶した何種
類かのビツトパターンのうち一つのビツトパター
ンに一致していればメモリ３より0000以外の出力
があるので、その出力は“１”となり、これによ
り15種類のビツトパターン一致を検出できる。メ
モリ３のデータ出力にはビツトパターン一致した
パターン番号が出力される。
第２図は下記のパターン１、２が記憶されてお
り、その一致を検出する場合の動作を説明するた
めの図である。図において、四角で囲つた部分
m1，m2，m3はそれぞれ各メモリ１，２，３の記
憶領域であり、四角の外側に二進で示された対応
のアドレスにデータ値「１」と「２」（ビツトパ
ターン番号）が格納されている。
り、その一致を検出する場合の動作を説明するた
めの図である。図において、四角で囲つた部分
m1，m2，m3はそれぞれ各メモリ１，２，３の記
憶領域であり、四角の外側に二進で示された対応
のアドレスにデータ値「１」と「２」（ビツトパ
ターン番号）が格納されている。
パターン１ 110010 001010 00100101001パタ
ーン２ 100100 110010 00101101011パターン１
または２の照合では、まずメモリ１で下位10ビツ
トが、次にメモリ２で６ビツトが、さらにメモリ
３で上位６ビツトが照合され、メモリ３からは
「１」または「２」が出力され、同時にOR回路
４からは“１”が出力される。なお、他の空白の
データ部分はすべて“０”であるので記憶されて
いないビツトパターンが入力した場合はOR回路
４からは“０”が出力される。
ーン２ 100100 110010 00101101011パターン１
または２の照合では、まずメモリ１で下位10ビツ
トが、次にメモリ２で６ビツトが、さらにメモリ
３で上位６ビツトが照合され、メモリ３からは
「１」または「２」が出力され、同時にOR回路
４からは“１”が出力される。なお、他の空白の
データ部分はすべて“０”であるので記憶されて
いないビツトパターンが入力した場合はOR回路
４からは“０”が出力される。
第３図はパターン１と２がメモリ１とメモリ２
で同一パターンになつた場合を示した図である。
パターン１と２の例が下記のような場合、図から
分かるようにメモリ２までは同一出力であるが、
上位６ビツトのパターンが異なるためメモリ３で
はそれぞれパターン番号１と２が出力される。
で同一パターンになつた場合を示した図である。
パターン１と２の例が下記のような場合、図から
分かるようにメモリ２までは同一出力であるが、
上位６ビツトのパターンが異なるためメモリ３で
はそれぞれパターン番号１と２が出力される。
パターン１ 000010 001010 00100101001
パターン２ 101000 001010 00100101001
以上詳しく説明したように本発明によれば多数
のビツトで構成されるビツトパターン多数の一致
を検出する回路を従来より簡単な回路で実現でき
る。
のビツトで構成されるビツトパターン多数の一致
を検出する回路を従来より簡単な回路で実現でき
る。
本発明によるビツトパターン照合回路はメモリ
に照合データを記憶しているので、メモリとして
RAMを用いるとコンピユータとのインターフエ
ースを容易にするほか、データバス等の監視シス
テムにも応用が可能である。
に照合データを記憶しているので、メモリとして
RAMを用いるとコンピユータとのインターフエ
ースを容易にするほか、データバス等の監視シス
テムにも応用が可能である。
第１図は本発明によるビツトパターン照合回路
の実施例を示す回路図、第２、第３図は第１図の
回路の動作を説明するための図である。 １……メモリM1、２……メモリM2、３……メ
モリM3、４……OR回路、m1……メモリM1の内
部、m2……メモリM2の内部、m3……メモリM3
の内部。
の実施例を示す回路図、第２、第３図は第１図の
回路の動作を説明するための図である。 １……メモリM1、２……メモリM2、３……メ
モリM3、４……OR回路、m1……メモリM1の内
部、m2……メモリM2の内部、m3……メモリM3
の内部。
Claims (1)
- １ ビツトパターン入力を複数のメモリの個数分
に分割し、この一つの分割されたビツトパターン
入力をアドレスとする初段のメモリと、残りの分
割されたビツトパターン入力および前段になるメ
モリの出力とをそれぞれ合わせてなるものをアド
レスとする１以上のメモリとからなり、照合すべ
きビツトパターンに対応する前記複数のメモリの
アドレスにそれぞれのビツトパターンを示すデー
タを格納しておき、最終段のメモリの内容で入力
されたビツトパターンの一致を検出するように構
成したことを特徴とするビツトパターン照合回
路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231049A JPS59121537A (ja) | 1982-12-28 | 1982-12-28 | ビツトパタ−ン照合回路 |
| CA000444240A CA1203912A (en) | 1982-12-28 | 1983-12-23 | Bit pattern check circuit |
| DE8383113038T DE3380803D1 (en) | 1982-12-28 | 1983-12-23 | Bit pattern check circuit |
| EP83113038A EP0114390B1 (en) | 1982-12-28 | 1983-12-23 | Bit pattern check circuit |
| AU22874/83A AU558526B2 (en) | 1982-12-28 | 1983-12-23 | Bit pattern check circuit |
| US06/566,458 US4586162A (en) | 1982-12-28 | 1983-12-28 | Bit pattern check circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231049A JPS59121537A (ja) | 1982-12-28 | 1982-12-28 | ビツトパタ−ン照合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121537A JPS59121537A (ja) | 1984-07-13 |
| JPH0231417B2 true JPH0231417B2 (ja) | 1990-07-13 |
Family
ID=16917478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231049A Granted JPS59121537A (ja) | 1982-12-28 | 1982-12-28 | ビツトパタ−ン照合回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4586162A (ja) |
| EP (1) | EP0114390B1 (ja) |
| JP (1) | JPS59121537A (ja) |
| AU (1) | AU558526B2 (ja) |
| CA (1) | CA1203912A (ja) |
| DE (1) | DE3380803D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756626B2 (ja) * | 1985-08-19 | 1995-06-14 | 株式会社東芝 | ディジタル比較器 |
| JPS62137635A (ja) * | 1985-12-10 | 1987-06-20 | Syst Wan Kk | ビツトパタ−ン検出装置 |
| EP0257414A3 (en) * | 1986-08-22 | 1989-05-24 | Hewlett-Packard Company | Fast error detection/correction for command signals |
| JPS6446104A (en) * | 1987-08-17 | 1989-02-20 | Fuji Electric Co Ltd | Checking device for double application of output instruction |
| JPH0736201U (ja) * | 1994-11-18 | 1995-07-04 | 富士電機株式会社 | 出力命令二重使用チェック装置 |
| JPH1022458A (ja) * | 1996-07-04 | 1998-01-23 | Fujitsu Ltd | 半導体装置及びピン配列 |
| US7475259B1 (en) | 2002-02-28 | 2009-01-06 | The Directv Group, Inc. | Multiple nonvolatile memories |
| US7437571B1 (en) | 2002-02-28 | 2008-10-14 | The Directv Group, Inc. | Dedicated nonvolatile memory |
| US7457967B2 (en) * | 2002-02-28 | 2008-11-25 | The Directv Group, Inc. | Hidden identification |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54162433A (en) * | 1978-06-13 | 1979-12-24 | Mitsubishi Electric Corp | Digital comparator |
| JPS57749A (en) * | 1980-06-02 | 1982-01-05 | Iwatsu Electric Co Ltd | Parallel data comparison system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4100532A (en) * | 1976-11-19 | 1978-07-11 | Hewlett-Packard Company | Digital pattern triggering circuit |
-
1982
- 1982-12-28 JP JP57231049A patent/JPS59121537A/ja active Granted
-
1983
- 1983-12-23 CA CA000444240A patent/CA1203912A/en not_active Expired
- 1983-12-23 AU AU22874/83A patent/AU558526B2/en not_active Ceased
- 1983-12-23 EP EP83113038A patent/EP0114390B1/en not_active Expired
- 1983-12-23 DE DE8383113038T patent/DE3380803D1/de not_active Expired
- 1983-12-28 US US06/566,458 patent/US4586162A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54162433A (en) * | 1978-06-13 | 1979-12-24 | Mitsubishi Electric Corp | Digital comparator |
| JPS57749A (en) * | 1980-06-02 | 1982-01-05 | Iwatsu Electric Co Ltd | Parallel data comparison system |
Also Published As
| Publication number | Publication date |
|---|---|
| AU558526B2 (en) | 1987-01-29 |
| JPS59121537A (ja) | 1984-07-13 |
| EP0114390A3 (en) | 1987-05-13 |
| AU2287483A (en) | 1984-07-05 |
| EP0114390A2 (en) | 1984-08-01 |
| US4586162A (en) | 1986-04-29 |
| CA1203912A (en) | 1986-04-29 |
| EP0114390B1 (en) | 1989-11-02 |
| DE3380803D1 (en) | 1989-12-07 |
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