JPH0646661B2 - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPH0646661B2 JPH0646661B2 JP60064949A JP6494985A JPH0646661B2 JP H0646661 B2 JPH0646661 B2 JP H0646661B2 JP 60064949 A JP60064949 A JP 60064949A JP 6494985 A JP6494985 A JP 6494985A JP H0646661 B2 JPH0646661 B2 JP H0646661B2
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- 239000000969 carrier Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
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- 239000000758 substrate Substances 0.000 claims 3
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
- Bipolar Transistors (AREA)
- Noodles (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体板内に第一導電型の第一領域があ
り、この第一領域が半導体板の一つの表面に境を接し、
第一領域内に第二導電型のチヤネル領域がプレーナ形に
埋め込まれ、このチヤネル領域内に第一導電型のソース
領域がプレーナ形に埋め込まれ、チヤネル領域とソース
領域が一つの分路を通して電気結合され、半導体板の別
の表面に第二導電型の第四領域が設けられ、第一領域は
他の領域に比べて低濃度にドープされている半導体デバ
イスに関するものである。
り、この第一領域が半導体板の一つの表面に境を接し、
第一領域内に第二導電型のチヤネル領域がプレーナ形に
埋め込まれ、このチヤネル領域内に第一導電型のソース
領域がプレーナ形に埋め込まれ、チヤネル領域とソース
領域が一つの分路を通して電気結合され、半導体板の別
の表面に第二導電型の第四領域が設けられ、第一領域は
他の領域に比べて低濃度にドープされている半導体デバ
イスに関するものである。
この種の半導体デバイスの一例は雑誌「エレクトロニク
プラクシス（Elektronikpraxis）」第６号（１９８３年
６月）第８〜１２頁に発表されているが、このデバイス
は電界効果制御式のサイリスタとしての構造を持つてい
る。その二つの部分トランジスタの電流増幅率はソース
領域とチヤネル領域を結ぶ分路によつて著しく低下して
いるから、このデバイスは広い範囲でトランジスタとし
て動作する。三層構造のMOSFETに比べて著しく低い通流
抵抗Ｒonを持つが、固有の開放時間延長現象が認められ
る。これはこのデバイスが阻止電圧を受け入れるために
は第四領域から中央領域に注入されたキヤリヤを消滅さ
せなければならないことに基く。
プラクシス（Elektronikpraxis）」第６号（１９８３年
６月）第８〜１２頁に発表されているが、このデバイス
は電界効果制御式のサイリスタとしての構造を持つてい
る。その二つの部分トランジスタの電流増幅率はソース
領域とチヤネル領域を結ぶ分路によつて著しく低下して
いるから、このデバイスは広い範囲でトランジスタとし
て動作する。三層構造のMOSFETに比べて著しく低い通流
抵抗Ｒonを持つが、固有の開放時間延長現象が認められ
る。これはこのデバイスが阻止電圧を受け入れるために
は第四領域から中央領域に注入されたキヤリヤを消滅さ
せなければならないことに基く。
この発明の目的は、冒頭に挙げた種類のデバイスを開放
時間延長現象が充分抑制されるように改良することであ
る。
時間延長現象が充分抑制されるように改良することであ
る。
この目的は特許請求の範囲第１項に特徴として挙げた構
成とすることによつて達成される。
成とすることによつて達成される。
図面を参照し実施例についてこの発明を更に詳細に説明
する。
する。
第２図に示した公知の半導体デバイスでは半導体の一部
に例えば低濃度にｎドープされた第一領域１があり、そ
の一つの表面部分に反対導電型（ｐ型）の第二領域２が
プレーナ形に形成されている。この領域はデバイスのチ
ヤネル領域となるもので、その表面部分に第一領域と同
じ第一導電型の第三領域３がソース領域としてプレーナ
形に形成される。これらの領域が設けられている半導体
表面は絶縁層５によつて少くとも部分的に覆われる。こ
の絶縁層の上にゲート電極６が設けられ、半導体表面に
現われているチヤネル領域３の部分と第一領域１の部分
を覆う。第一領域１と半導体板の反対側の表面との間に
は第二導電型（第二領域の導電型）の第四領域４があ
る。これらの層の配列はソース領域３から始まつてｎ+
ｐｎ-ｐ+として表わされる。領域２と３には接点７が接
続し、強力な分路を構成する。
に例えば低濃度にｎドープされた第一領域１があり、そ
の一つの表面部分に反対導電型（ｐ型）の第二領域２が
プレーナ形に形成されている。この領域はデバイスのチ
ヤネル領域となるもので、その表面部分に第一領域と同
じ第一導電型の第三領域３がソース領域としてプレーナ
形に形成される。これらの領域が設けられている半導体
表面は絶縁層５によつて少くとも部分的に覆われる。こ
の絶縁層の上にゲート電極６が設けられ、半導体表面に
現われているチヤネル領域３の部分と第一領域１の部分
を覆う。第一領域１と半導体板の反対側の表面との間に
は第二導電型（第二領域の導電型）の第四領域４があ
る。これらの層の配列はソース領域３から始まつてｎ+
ｐｎ-ｐ+として表わされる。領域２と３には接点７が接
続し、強力な分路を構成する。
接点７にソース・ドレイン電圧＋ＵＤを加えた後ゲート
電極端子Ｇに正のゲート電圧＋ＵＧを加えると、半導体
デバイスを導通状態に移すことができる。ここで形成さ
れたチヤネルはソース領域３とドレン領域１を低抵抗結
合するから、ドレン領域１電位が低下し領域４からドレ
ン領域に正のキヤリヤが注入される。従つて領域１は正
と負のキヤリヤで満たされ、デバイスの通流抵抗が低下
する。
電極端子Ｇに正のゲート電圧＋ＵＧを加えると、半導体
デバイスを導通状態に移すことができる。ここで形成さ
れたチヤネルはソース領域３とドレン領域１を低抵抗結
合するから、ドレン領域１電位が低下し領域４からドレ
ン領域に正のキヤリヤが注入される。従つて領域１は正
と負のキヤリヤで満たされ、デバイスの通流抵抗が低下
する。
半導体デバイスを開放するためにはゲート電圧を切る。
これによつてソース領域３から領域１への負キヤリヤの
流れが止まる。しかし領域１に貯えられているキヤリヤ
を領域１から追い出さなければならない。正のキヤリヤ
は領域１と２の間のｐｎ接合を通して接点７に流れ、負
のキヤリヤは領域１と４の間のｐｎ接合を通して流れ出
す。同時に空間電荷領域８が形成され、降伏電圧におい
て領域１の大部分を占める。この場合第二領域２と第四
領域４の間の間隔ａは空間電荷領域８の厚さｂにほぼ等
しい。
これによつてソース領域３から領域１への負キヤリヤの
流れが止まる。しかし領域１に貯えられているキヤリヤ
を領域１から追い出さなければならない。正のキヤリヤ
は領域１と２の間のｐｎ接合を通して接点７に流れ、負
のキヤリヤは領域１と４の間のｐｎ接合を通して流れ出
す。同時に空間電荷領域８が形成され、降伏電圧におい
て領域１の大部分を占める。この場合第二領域２と第四
領域４の間の間隔ａは空間電荷領域８の厚さｂにほぼ等
しい。
キヤリヤの排出中領域４は正孔を領域１に放出する。こ
れが第３図に示されている比較的長い開放時間ｔａを与
える。これに反して閉結時間ｔｅは、領域４からの正キ
ヤリヤが閉結時には急速に高密度に達するため比較的短
時間である。
れが第３図に示されている比較的長い開放時間ｔａを与
える。これに反して閉結時間ｔｅは、領域４からの正キ
ヤリヤが閉結時には急速に高密度に達するため比較的短
時間である。
この発明による半導体デバイスは第１図に示すように第
２図の公知デバイスに比べて著しく厚い低ドープ中間領
域１０を備えている。この中間領域は２と１の間のｐｎ
接合から計つた空間電荷領域８の最大の厚さｂの少くと
も２倍の厚さである。間隔ａは間隔ｂの２乃至１０倍と
するのが目的になつている。空間電荷領域８の最大厚さ
ｂは段階接合に対する公知の公式により ｂ＝ε０εｒμＥｋρ で与えられる。ε０は真空誘電率、εｒは半導体材料の
比誘電率、μは領域１０内の多数キヤリヤの移動度、Ｅ
ｋは半導体材料の臨界電界強度、ρは領域１０の比電気
抵抗である。降伏電圧ＵBDに対応する電圧が半導体に加
えられているとき空間電荷領域の拡がりの大きさはこの
関係式から計算される。領域１０の厚さａが電圧ＵBDを
印加したときの空間電荷領域の最大の拡がりの少くとも
２倍でなければならないことから、第二領域２と第四領
域４の間の間隔ａは ａ≧２ε０εｒμＥｋρ でなければならない。この関係が満たされていると拡散
ｐｎ接合の場合にも正キヤリヤの僅かの部分だけがソー
ス領域に達する。
２図の公知デバイスに比べて著しく厚い低ドープ中間領
域１０を備えている。この中間領域は２と１の間のｐｎ
接合から計つた空間電荷領域８の最大の厚さｂの少くと
も２倍の厚さである。間隔ａは間隔ｂの２乃至１０倍と
するのが目的になつている。空間電荷領域８の最大厚さ
ｂは段階接合に対する公知の公式により ｂ＝ε０εｒμＥｋρ で与えられる。ε０は真空誘電率、εｒは半導体材料の
比誘電率、μは領域１０内の多数キヤリヤの移動度、Ｅ
ｋは半導体材料の臨界電界強度、ρは領域１０の比電気
抵抗である。降伏電圧ＵBDに対応する電圧が半導体に加
えられているとき空間電荷領域の拡がりの大きさはこの
関係式から計算される。領域１０の厚さａが電圧ＵBDを
印加したときの空間電荷領域の最大の拡がりの少くとも
２倍でなければならないことから、第二領域２と第四領
域４の間の間隔ａは ａ≧２ε０εｒμＥｋρ でなければならない。この関係が満たされていると拡散
ｐｎ接合の場合にも正キヤリヤの僅かの部分だけがソー
ス領域に達する。
半導体デバイスを閉結すると上述のように負キヤリヤが
ソース領域３からドレイン領域１０に流れ込み、正キヤ
リヤを第四領域１１から放出させる。この正キヤリヤは
チヤネル領域２に向つて拡散しそこに集められる。中間
領域はキヤリヤで満たされた半導体デバイスは導通す
る。この場合領域１０は高い伝導度になつているからデ
バイスの流通抵抗は低い。
ソース領域３からドレイン領域１０に流れ込み、正キヤ
リヤを第四領域１１から放出させる。この正キヤリヤは
チヤネル領域２に向つて拡散しそこに集められる。中間
領域はキヤリヤで満たされた半導体デバイスは導通す
る。この場合領域１０は高い伝導度になつているからデ
バイスの流通抵抗は低い。
デバイスを開放する際にはチヤネル領域２の表面の導通
路は急速に閉鎖され、電子流は急激に阻止される。領域
１１からの正キヤリヤは領域１０の厚さが大で領域１１
と空間電荷領域８の間隔がその拡散長より著しく大きい
から、その小部分だけが空間電極領域８まで拡散し得
る。領域２と４の間の間隔ａはこの場合領域１０内の正
キヤリヤ拡散長の２倍から１０倍とするのが目的にかな
つている。順方向電圧降下を余り大きくしないため比
ｂ：ａは１０より大きくしない方がよい。
路は急速に閉鎖され、電子流は急激に阻止される。領域
１１からの正キヤリヤは領域１０の厚さが大で領域１１
と空間電荷領域８の間隔がその拡散長より著しく大きい
から、その小部分だけが空間電極領域８まで拡散し得
る。領域２と４の間の間隔ａはこの場合領域１０内の正
キヤリヤ拡散長の２倍から１０倍とするのが目的にかな
つている。順方向電圧降下を余り大きくしないため比
ｂ：ａは１０より大きくしない方がよい。
空間電荷領域の形成に際して空間電荷領域内に蓄積され
ている正キヤリヤ分だけが吸い出される。しかしその量
は蓄積されている少数キヤリヤの全量に比べて少ないか
ら閉結時間を余り長くすることはない。この状態は第４
図に示されている。少数キヤリヤが領域１１から出てた
どる長い道程に基き閉結時間が長くなることは欠点であ
るが、半導体デバイスが周期的にクロツクパルスで動作
するときはこの欠点は重要ではない。第４図に示すよう
に閉結時間はパルス毎に短縮され、定常状態では極めて
短くなる。
ている正キヤリヤ分だけが吸い出される。しかしその量
は蓄積されている少数キヤリヤの全量に比べて少ないか
ら閉結時間を余り長くすることはない。この状態は第４
図に示されている。少数キヤリヤが領域１１から出てた
どる長い道程に基き閉結時間が長くなることは欠点であ
るが、半導体デバイスが周期的にクロツクパルスで動作
するときはこの欠点は重要ではない。第４図に示すよう
に閉結時間はパルス毎に短縮され、定常状態では極めて
短くなる。
ドレン領域１０はその厚さ方向に一様にドープすること
ができる。しかし第１図に水平破線で示したようにドー
プ濃度を異にする二つの層１２と１３に分割することも
可能である。この場合領域１１に境を接する層１３の方
を高濃度にドープし、第二領域２の側にある層１２は低
濃度にドープする。これによつて閉結過程の開始時には
通路抵抗が低く正キヤリヤの流れの方が強く始まるとい
ゝ利点が得られる。層１２は例えば比抵抗５０Ωcm、厚
さ６０μｍとし、層１３は１乃至５Ωcm、２５〜６０μ
ｍとすることができる。
ができる。しかし第１図に水平破線で示したようにドー
プ濃度を異にする二つの層１２と１３に分割することも
可能である。この場合領域１１に境を接する層１３の方
を高濃度にドープし、第二領域２の側にある層１２は低
濃度にドープする。これによつて閉結過程の開始時には
通路抵抗が低く正キヤリヤの流れの方が強く始まるとい
ゝ利点が得られる。層１２は例えば比抵抗５０Ωcm、厚
さ６０μｍとし、層１３は１乃至５Ωcm、２５〜６０μ
ｍとすることができる。
逆耐電圧１０００Ｖの半導体デバイスの場合半導体全体
の厚さは例えば０．５mmとなり、領域１１の厚さは例え
ば５μｍとなる。領域１０の比抵抗は５０Ωcmとするこ
とができる。領域２は例えばイオン注入によつて作ら
れ、厚さは約１〜３μｍである。これらの特性値と寸法
において開放時間ｔａは０．５μｓ以下であることが測
定された。
の厚さは例えば０．５mmとなり、領域１１の厚さは例え
ば５μｍとなる。領域１０の比抵抗は５０Ωcmとするこ
とができる。領域２は例えばイオン注入によつて作ら
れ、厚さは約１〜３μｍである。これらの特性値と寸法
において開放時間ｔａは０．５μｓ以下であることが測
定された。
第１図はこの発明による半導体デバイス、第２図は従来
の電界効果制御型半導体デバイスの断面構造を示し、第
３図は従来の半導体デバイスの閉結開放時のドレン電圧
の時間経過、第４図はこの発明の半導体デバイスの閉結
開放時のドレン電圧の時間経過を示す。第１図において １０：第一領域、２：第二領域、３：第三領域、１１：
第四領域、５：絶縁層、６：ゲート電極、７：接点、
８：空間電荷領域。
の電界効果制御型半導体デバイスの断面構造を示し、第
３図は従来の半導体デバイスの閉結開放時のドレン電圧
の時間経過、第４図はこの発明の半導体デバイスの閉結
開放時のドレン電圧の時間経過を示す。第１図において １０：第一領域、２：第二領域、３：第三領域、１１：
第四領域、５：絶縁層、６：ゲート電極、７：接点、
８：空間電荷領域。
Claims (4)
- 【請求項１】電界効果により制御可能な半導体デバイス
であって、 ａ）半導体基板が第一導電型の第一領域（１）を含み、 ｂ）この第一領域（１）が半導体基板の一つの表面に境
を接し、 ｃ）第一領域（１）内に第二導電型のチャネル領域
（２）がプレーナ形に埋込まれ、 ｄ）このチャネル領域（２）内に第一導電型のソース領
域（３）がプレーナ形に埋込まれ、 ｅ）チャネル領域（２）とソース領域（３）が一つの分
路（７）によって相互に電気的に結合され、 ｆ）半導体基板の他方の表面には第二導電型の第四領域
（１１）が設けられ、 ｇ）第一領域（１０）が他の領域（２、３、１）よりも
低濃度にドープされているようになった半導体デバイス
において、 ｈ）第二領域（２）と第４領域（１１）の間の間隔
（ａ）が第一領域（１０）内の少数キャリヤの拡散長の
少なくとも２倍であり、 ｉ）第二領域（２）と第四領域（１１）の間の間隔
（ａ）がcm単位で、 ａ≧２ε０εｒμＥｋρ ε０：真空誘電率、 εｒ：半導体材料の比誘電率 μ：第一領域における多数キャリヤの移動度 Ｅｋ：半導体材料の臨界電界強度 ρ：第一領域の比電気抵抗 であることを特徴とする半導体デバイス。 - 【請求項２】間隔（ａ）がａ≦１０ε０εｒμＥｋρで
あることを特徴とする特許請求の範囲第１項記載の半導
体デバイス。 - 【請求項３】第一領域（１０）が導電型が同じでドーピ
ング濃度の異なる二層（１２、１３）から成り、より高
濃度にドープされている層（１３）が第四領域（１１）
に境を接していることを特徴とする特許請求の範囲第１
項または第２項記載の半導体デバイス。 - 【請求項４】周期的のクロックパルスで動作するスイッ
チとして使用されることを特徴とする特許請求の範囲第
１項ないし第３項のいずれか一つに記載の半導体デバイ
ス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3411901.9 | 1984-03-30 | ||
| DE3411901 | 1984-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224269A JPS60224269A (ja) | 1985-11-08 |
| JPH0646661B2 true JPH0646661B2 (ja) | 1994-06-15 |
Family
ID=6232149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064949A Expired - Fee Related JPH0646661B2 (ja) | 1984-03-30 | 1985-03-28 | 半導体デバイス |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0156022B1 (ja) |
| JP (1) | JPH0646661B2 (ja) |
| DE (1) | DE3478539D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3856173D1 (de) * | 1987-10-21 | 1998-06-10 | Siemens Ag | Verfahren zum Herstellen eines Bipolartransistors mit isolierter Gateelektrode |
| JP3216315B2 (ja) * | 1993-04-02 | 2001-10-09 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| US5719412A (en) * | 1993-04-02 | 1998-02-17 | Nippondenso Co., Ltd | Insulated gate bipolar transistor |
| US5723882A (en) * | 1994-03-10 | 1998-03-03 | Nippondenso Co., Ltd. | Insulated gate field effect transistor having guard ring regions |
| JP4164962B2 (ja) | 1999-10-08 | 2008-10-15 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5942989B2 (ja) * | 1977-01-24 | 1984-10-18 | 株式会社日立製作所 | 高耐圧半導体素子およびその製造方法 |
| DE2835089A1 (de) * | 1978-08-10 | 1980-03-20 | Siemens Ag | Thyristor |
-
1984
- 1984-12-17 DE DE8484115616T patent/DE3478539D1/de not_active Expired
- 1984-12-17 EP EP84115616A patent/EP0156022B1/de not_active Expired
-
1985
- 1985-03-28 JP JP60064949A patent/JPH0646661B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60224269A (ja) | 1985-11-08 |
| EP0156022A2 (de) | 1985-10-02 |
| EP0156022B1 (de) | 1989-05-31 |
| DE3478539D1 (en) | 1989-07-06 |
| EP0156022A3 (en) | 1986-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |