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JPH06295599A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH06295599A
JPH06295599A JP5083190A JP8319093A JPH06295599A JP H06295599 A JPH06295599 A JP H06295599A JP 5083190 A JP5083190 A JP 5083190A JP 8319093 A JP8319093 A JP 8319093A JP H06295599 A JPH06295599 A JP H06295599A
Authority
JP
Japan
Prior art keywords
data
signal
register
output
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5083190A
Other languages
English (en)
Inventor
Akira Tsujimoto
明 辻本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP5083190A priority Critical patent/JPH06295599A/ja
Priority to EP94105415A priority patent/EP0620556B1/en
Priority to DE69426733T priority patent/DE69426733T2/de
Priority to KR1019940007327A priority patent/KR0134751B1/ko
Publication of JPH06295599A publication Critical patent/JPH06295599A/ja
Priority to US08/527,761 priority patent/US5673270A/en
Pending legal-status Critical Current

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    • G11C—STATIC STORES
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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    • G11C29/46—Test trigger logic

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【目的】メモリ試験装置に多数個搭載してテストする場
合のテスト時間を短縮すると共に、全ビット反転不良が
検出できるようにする。 【構成】テストモード時、メモリセルアレイ部１から読
出された複数ビット１組のデータの期待値と対応する比
較データＤＣを所定のタイミングで取込む比較データレ
ジスタ１０を設ける。判定回路５を、この比較データレ
ジスタ１０の出力データとメモリセルアレイ部１から読
出された複数ビット１組のデータの全てのビットが一致
しているか否かを判定する回路とする。テストモードイ
ン時にリセットされ、ゲート回路６を通して、判定回路
５による判定結果が「不一致」のときのみセットされて
それを保持する判定結果レジスタ７を設ける。 【効果】ｍ×ｋ個を同時にテストでき、その結果をそれ
ぞれの判定結果レジスタに保持させてｍ回に分けて出力
できるので、テスト時間を１／ｍに短縮できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に複数ビットずつ同時に並列に書込み，読出しできる
テスト回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置の進歩は目ざましく、そ
の集積度は３年に４倍の割合いで向上し続けている。こ
の集積度の向上とメモリ容量の増加に伴い、テスト時間
の増加が問題となっており、最近では、複数ビットずつ
同時に並列に書込み，読出しを行うテスト回路を内蔵す
る半導体記憶装置が多くなってきている。
【０００３】従来のこの種の半導体記憶装置の一例を図
６に示す。
【０００４】この半導体記憶装置は、データバスＤＢ０
〜ＤＢ３を通して供給された４ビットで１組のデータを
アドレスバッファ回路１からのアドレス信号（Ａ０〜Ａ
ｎ）により指定されたアドレスに並列（ビットパラレ
ル）に書込み記憶し、指定されたアドレスに記憶されて
いる４ビット１組のデータをデータバスＤＢ０〜ＤＢ３
にビットパラレルに読出すメモリセルアレイ部２と、デ
ータ入力信号ＩＮの活性化レベルに応答して外部からの
１ビットのデータを取込み出力するデータインバッファ
回路３と、テストモード信号ＴＳＴが活性化レベルのと
きはデータインバッファ回路３からのデータを４ビット
１組のデータとしてデータバスＤＢ０〜ＤＢ３を通して
メモリセルアレイ部２に供給しテストモード信号ＴＳＴ
が非活性化レベルのときはアドレスバッファ回路１から
のアドレス信号（Ａ０〜Ａｎ）の所定の２ビットに従っ
て４ビット１組のデータのうちの１ビットと対応するデ
ータバス（ＤＢ０〜ＤＢ３）を選択してそのデータをメ
モリセルアレイ部２に供給すると共に、メモリセルアレ
イ部２から読出された４ビットのデータのうちの１ビッ
トを選択するセレクタ４と、メモリセルアレイ部２から
読出された４ビットのデータの各ビットのレベルが全て
一致しているか否かを判定し一致レベル， 不一致レベ
ルの判定信号ＪＤａを出力する判定回路５ａと、テスト
モード信号ＴＳＴが活性化レベルのときは判定信号ＪＤ
ａを選択し非活性化レベルのときはメモリセルアレイ部
２から読出されてセレクタ４で選択されたデータを選択
するセレクタ８と、このセレクタ８により選択されたデ
ータをデータ出力信号ＯＵＴに応答して外部へ出力（Ｄ
Ｏ）するデータアウトバッファ回路９と、外部からの行
アドレスストローブ信号ＲＡＳｂ，列アドレスストロー
ブ信号ＣＡＳｂ，ライトイネーブル信号ＷＥｂ，及びア
ウトプットイネールブ信号ＯＥｂの相互レベル関係に応
じてテストモード信号ＴＳＴの活性化レベル，非活性化
レベルの制御、データ入力信号ＩＮ，データアウト信号
ＯＵＴ，及びメモリセルアレイ部２の制御信号を発生し
各部を制御する制御信号発生回路１１ａとを有する構成
となっている。
【０００５】次にこの半導体記憶装置の動作について、
図７（Ａ），（Ｂ）のタイミング図を参照して説明す
る。
【０００６】まず、テストモードセットサイクル及びテ
ストモードリセットサイクルは電子デバイス技術合同協
議会（ＪＥＤＥＣ）により標準化されており、ＷＲＩＴ
ＥＣＡＳ Ｂｅｆｏｒｅ ＲＡＳ （ＷＣＢＲ）サイク
ルを実行することによりテストモードがセットされてテ
ストモード信号ＴＳＴが高レベルの活性化レベルとな
り、ＲＡＳ ＯｎｌｙサイクルまたはＣＡＳ Ｂｅｆｏ
ｒｅ ＲＡＳサイクルを実行することにより、テストモ
ードがリセットされてテストモード信号ＴＳＴが低レベ
ルの非活性化レベルとなる。テストモード信号ＴＳＴが
活性化レベルのとき図７（Ｂ）のライトサイクル，リー
ドサイクルが実行されるとテストデータの書込み，読出
し、読出しデータの一致，不一致の判定及びその読出し
が行なわれ、また、テストモード信号ＴＳＴが非活性化
レベルのときライトサイクル，リードサイクルが実行さ
れると通常モードのデータの書込み，読出しが行なわれ
る。
【０００７】通常モードの場合、テストモード信号ＴＳ
Ｔは非活性レベル（低レベル）となっており、このとき
セレクタ４はアドレスバッファ回路１により取込まれた
列アドレス信号の所定の２ビットによりデータインバッ
ファ回路３の出力端及びセレクタ８の入力端とデータバ
スＤＢ０〜ＤＢ３のうちの１本とを接続する。ライトサ
イクルに入ると、ライトイネーブル信号ＷＥｂの活性化
レベル（低レベル）に同期してデータ入力信号ＩＮが活
性化レベルとなり、データインバッファ回路３を通し１
ビットのデータＤＩが入力され、セレクタ４により選
択，接続されているデータバスを通してメモリセルアレ
イ部２にデータＤＩが供給され、アドレスバッファ回路
１により指定されたアドレスにデータが書込まれる。リ
ードサイクルの場合、メモリセルアレイ部２から読出さ
れた４ビットのデータのうち１ビットのデータがセレク
タ４により選択，接続されているデータバスを通してセ
レクタ８に供給される。セレクタ８はテストモード信号
ＴＳＴの非活性化レベルに応答してセルクタ４側を選択
し、このセレクタ８の出力信号がアウトプットイネーブ
ル信号ＯＥｂの活性化レベル（低レベル）と同期したデ
ータ出力信号ＯＵＴの活性化レベルに応答してデータア
ウトバッファ回路９を通して外部へ出力される。
【０００８】テストモードの場合、テストモード信号Ｔ
ＳＴは活性化レベルとなり、セレクタ４は４本のデータ
バスＤＢ０〜ＤＢ３とデータインバッファ回路３の出力
端子とを接続する。この状態でライトサイクルに入る
と、データインバッファ回路３を通して１ビットのデー
タＤＩがセレクタ４，データバッファＤＢ０〜ＤＢ３を
通してメモリセルアレイ部２に供給され４ビット同時に
書込まれる。リードサイクルに入ると、同時に書込まれ
た４ビットのデータがメモリセルアレイ部２から同時に
読出されて判定回路５ａに入力され、これら４ビットの
データレベルの一致（ＰＡＳＳ），不一致（ＦＡＩＬ）
が判定される。この一致，不一致の情報を含む判定信号
ＪＤａは、セレクタ８及びデータアウトバッファ回路９
を通して外部へ出力される。
【０００９】通常モードでは１ビットずつ書込み，読出
しを行っているので、メモリ容量が大きい場合、この通
常モードで書込み，読出しのテストを実行するとテスト
時間が長くなるが、テストモードでは４ビット同時に書
込み，読出しができるので、その分テスト時間を短縮で
きる。
【００１０】この半導体記憶装置のバーインテスト（Ｂ
Ｔ）を含む各種試験は、図８に示すように、メモリ試験
装置のモニタＢＴボート１０１にｍ×ｋ個搭載されて一
度に大量に行なわれる。しかしながら、この半導体記憶
装置は判定結果をリードサイクル中に読出すようになっ
ているので、ｍ×ｋ個の半導体記憶装置ＭＩＣ１１〜Ｍ
ＩＣｍｋの判定結果を同時に得ようとすると、高価なコ
ンパレータがｍｘｋ個必要となるため、一般的には、ｋ
個ずつｍ回に分けて得るようにし、コンパレータ（ＣＰ
１〜ＣＰＫ）の数をｋ個に低減している。
【００１１】この結果、４ビット並列テストを行うとき
のこの半導体記憶装置の上記４ビットの組の総数をＭ、
１回のメモリアクセス（リード，またはライト）サイク
ルの時間（サイクルタイム）をＴｃとし、９Ｎマーチン
グテストを行うものとすると、ｋ個１組の半導体記憶装
置に対して９Ｎ・Ｍ・Ｔｃ、ｍ×ｋ個の全体ではｍ・９
Ｎ・Ｍ・Ｔｃの時間が必要となる。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、テストモード時の判定結果をリードサイ
クル中に読出す構成となっているので、メモリ試験装置
でｍ×ｋ個の半導体記憶装置を試験する場合、ｋ個ずつ
のグループｍ組に対してそれぞれ所定のテストパターン
（例えば９Ｎマーチング）によるライトサイクル，リー
ドサイクルを実行する必要があるため、テスト時間が長
くなる（例えばｍ・９Ｎ・Ｍ・Ｔｃ）という問題点があ
った。また、判定回路５ａは、メモリセルアレイ部２か
ら読出された複数ビット１組のデータが一致しているか
否かを判定するだけであるので、この１組のデータの複
数ビット全てが書込みデータと異なるデータに変化して
しまったような場合でも「一致」と判定し全ビット反転
不良の検出ができないという欠点がある。
【００１３】本発明の目的は、メモリ試験装置に多数個
搭載してテストする場合のテスト時間を短縮すると共
に、全ビット反転不良を検出することができる半導体記
憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、供給された所定の複数ビット１組の単位データを所
定のアドレスにビットパラレルに書込み記憶し所定のア
ドレスに記憶されている前記単位データをビットパラレ
ルに読出すメモリセルアレイ部と、テストモード時外部
から供給されて全ビット同一レベルの前記単位データを
前記メモリセルアレイ部へ供給するデータ入力制御手段
と、テストモード時外部から供給された比較データを所
定のタイミングで取込み出力するデータレジスタと、こ
のデータレジスタの出力データ及び前記メモリセルアレ
イ部から読出された単位データの全ビットの一致，不一
致を判定し一致レベル，不一致レベルの判定信号を出力
する判定回路と、テストモードに入った直後に発生する
レジスタリセット信号に応答してリセットされ前記判定
信号の不一致レベルに応答してセットレベルにセットさ
れ次のレジスタリセット信号の発生までその状態を保持
する判定結果レジスタと、テストモード時前記判定結果
レジスタの保持データを所定のタイミングで外部へ出力
する出力制御手段と、外部からの複数の制御信号に従っ
て内部制御信号を発生し前記メモリセルアレイ部，デー
タ入力制御手段，データレジスタ，判定結果レジスタ，
及び出力制御手段を含む各部を制御する制御信号発生回
路とを有している。
【００１５】また、制御信号発生回路が、外部からの行
アドレスストローブ信号，列アドレスストローブ信号，
ライトイネーブル信号およびアウトプットイネーブル信
号の相互レベル関係に従ってテストモード信号の活性化
レベル，非活性化レベルの制御、レジスタリセット信
号，ラッチ信号，ゲート信号，データ入力信号及びデー
タ出力信号を含む内部制御信号を発生する回路であり、
データ入力制御手段が、前記データ入力信号に応答して
外部からの１ビットのデータを取込み出力するデータイ
ンバッファ回路と、前記テストモード信号の活性化レベ
ルに応答して前記データインバッファ回路の出力データ
を複数ビットの単位データとしてメモリセルアレイ部へ
供給する第１のセレクタとを含んで構成され、前記ゲー
ト信号に応答して判定回路のからの判定信号を判定結果
レジスタに伝達するゲート回路を設け、出力制御手段
が、前記テストモード信号の活性化レベルに応答して前
記判定結果レジスタの出力信号を選択して出力する第２
のセレクタと、前記データ出力信号に応答して前記第２
のセレクタの出力信号を外部へ出力するデータアウトバ
ッファ回路とを含んで構成され、前記判定結果レジスタ
が前記レジスタリセット信号に応答してリセットされ、
データレジスタが前記ラッチ信号に応答して外部からの
比較データを取込み出力する回路である構成を有してい
る。
【００１６】また、データインバッファ回路及びデータ
アウトバッファ回路を単位データの各ビットとそれぞれ
対応して備え、外部からの比較データのデータレジスタ
への供給、及び比較結果レジスタの出力データの外部へ
の出力を、前記データインバッファ回路及びデータイン
バッファ回路のうちの１組を通して行う構成を有してい
る。
【００１７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１８】図１は本発明の第１の実施例を示すブロッ
ク図である。
【００１９】この実施例が図６に示された従来の半導体
記憶装置と相違する点は、外部から供給された比較用の
データ（ＤＣ）をラッチ信号ＬＤＣに従って所定のタイ
ミングで取込み出力する比較データレジスタ１０を設
け、判定回路５ａを、比較データレジスタ１０の出力デ
ータＤＣ及びメモリセルアレイ部２から読出された４ビ
ット１組のデータの全てのビットが一致しているか否か
を判定し、一致レベル，不一致レベルの判定信号ＪＤを
出力する判定回路５と、ゲート信号ＧＴが活性化レベル
のとき判定信号ＪＤを出力端に伝達するゲート回路６
と、レジスタリセット信号ＲＳＴによりリセットされゲ
ート回路６から伝達された判定信号ＪＤの不一致レベル
に応答してセットレベルにセットされて次のレジスタリ
セット信号ＲＳＴの発生までその状態を保持すると共に
前記セット，リセットの状態と対応するレベルの判定結
果信号ＲＳＬＴをセレクタ８に伝達する判定結果レジス
タ７とを備えた回路に置き換え、制御信号発生回路１１
ａに、ラッチ信号ＬＤＣ，ゲート信号ＧＴ，及びレジス
タリセット信号ＲＳＴを発生する機能を付加して制御信
号発生回路１１とした点にある。
【００２０】次にこの実施例のテストモードの動作につ
いて説明する。図２〜図４はこの実施例の動作を説明す
るための各部信号のタイミング図である。
【００２１】テストモードの設定及び解除は、図７
（Ａ）に示された従来例と同一である。テストモードセ
ットサイクル実行後、図２（Ａ）に示すように、行アド
レスストローブ信号ＲＡＳｂ（以下ＲＡＳｂ信号とい
う）の活性化レベル（低レベル）遷移時にアウトプット
イネーブル信号ＯＥｂ（以下ＯＥｂ信号という）が活性
化レベル（低レベル）であれば、制御信号発生回路１１
から所定のパルス幅のレジスタリセット信号ＲＳＴが出
力される。このレジスタリセット信号ＲＳＴに応答して
判定結果レジスタ７はリセットされる。これがレジスタ
リセットサイクルであり、テストモードに入った直後に
１回だけ実行される。
【００２２】次に、図２（Ｂ）に示されたリードサイク
ル、図３に示された判定サイクルが、例えば９Ｎマーチ
ングのテストパターンに従ってくり返えし実行される。
このライトサイクルは図７（Ｂ）のライトサイクルと同
一であり（ただし、図７（Ｂ）にはアドレス信号Ａ０〜
Ａｎは示されていない）、判定サイクルは図７（Ｂ）の
リードサイクルと対応する。ライトサイクルにおいて、
同一レベルの４ビット１組のデータがメモリセルアレイ
部２に書込まれ記憶される。次に判定サイクルにおいて
は、まず、ＲＡＳｂ信号の活性化レベル遷移時に列アド
レスストローブ信号ＣＡＳｂ（以下、ＣＡＳｂ信号とい
う）の非活性レベル（高レベル）、ライトイネーブル信
号ＷＥｂ（以下、ＷＥｂ信号という）の活性化レベル
（低レベル）を検知し、制御信号発生回路１１は所定の
パルス幅のラッチ信号ＬＤＣを発生し、このラッチ信号
ＬＤＣに応答して比較データレジスタ１０に比較用のデ
ータ（ＤＣ）が取込まれ判定回路５に供給される。これ
と並行してアドレスバッファ回路１に取込まれたアドレ
ス信号（Ａ０〜Ａｎ）によってメモリセルアレイ部２の
アドレスが指定され、そのアドレスから４ビット１組の
データが読出されて判定回路５に供給される。判定回路
５では、供給された比較用のデータ（ＤＣ）及び４ビッ
ト１組のデータの全ビットが一致しているか否かを判定
し、その一致，不一致を示す判定信号ＪＤは、ＲＡＳｂ
信号の非活性化レベル遷移時にＣＡＳｂ信号の活性化レ
ベル、ＷＥｂ信号の非活性化レベルを検知して発生する
ゲート信号ＧＴに応答してゲート回路６を通して判定結
果レジスタ７に供給される。判定結果レジスタ７は、ゲ
ート回路６からの判定信号ＪＤが「不一致」を示すとき
のみその保持内容をリセットレベル（ＰＡＳＳ）からセ
ットレベル（ＦＡＩＬ）に変え、以後、このセットレベ
ルを保持する。従って、判定信号ＪＤが常に「一致」を
示すとき、すなわちこの半導体記憶装置のライト，リー
ド動作及び記憶動作等が正常なときは、判定結果レジス
タ７からリセットレベル（ＰＡＳＳ）の判定結果信号Ｒ
ＳＬＴが出力され、判定信号ＪＤが一度でも「不一致」
を示すと、すなわち、ライド，リード動作及び記憶動作
等に一回でも誤動作等があると、セットレベル（ＦＡＩ
Ｌ）の判定結果信号ＲＳＬＴが出力される。なお、ゲー
ト回路６は、判定回路５の入力信号のスキューずれによ
るスパイクノイズ等による判定結果レジスタ７の誤動作
を防止するために設けられている。
【００２３】４ビットを１組とする全アドレスに対し
て、例えば９Ｎマーチングによる所定のテストが終了し
た後、図４に示された判定結果出力サイクルが実行され
る。この判定結果出力サイクルは、ＲＡＳｂ信号及びＣ
ＡＳｂ信号が順次活性化レベルに遷移した後、ＯＥｂ信
号を活性化レベルにすることにより実行され、判定結果
信号ＲＳＬＴはセレクタ８及びデータアウトバッファ回
路９を通して外部へ出力される。
【００２４】この半導体記憶装置を、従来例と同様に図
８に示すように、メモリ試験装置にｍ×ｋ個搭載してテ
ストする場合、各半導体記憶装置のテスト判定結果はそ
れぞれの判定結果レジスタ７に保持されるので、ｍ×ｋ
個の半導体記憶装置（ＭＩＣ１１〜ＭＩＣｍｋ）を同時
にテストすることができる。そしてそのテスト判定結果
は、ｋ個ずつｍ回に分けて出力され、ｍ×ｋ個の半導体
記憶装置の良否が判定される。
【００２５】この場合のテスト時間は、９Ｎマーチング
テストの場合、９Ｎ・Ｍ・Ｔｃ＋ｍＴｃ＋Ｔｃとなる。
この式で、第２項目のｍＴｃは判定結果出力サイクル、
第３項目のＴｃはレジスタリセットサイクルである。
（ｍ＋１）は９Ｎ・Ｍに比べて極めて小さいので、この
テスト時間はほぼ９Ｎ・Ｍ・Ｔｃとなり、従来例の１／
ｍに短縮できる。
【００２６】また、判定回路５では、メモリセルアレイ
部２から読出された４ビット１組のデータ及び比較デー
タレジスタ１０により取込まれこの１組のデータの期待
値と対応するデータの全てのビットが一致しているか否
かが判定されるので、従来例では検出できなかった全ビ
ット反転不良の検出もできる。
【００２７】図５は本発明の第２の実施例を示すブロッ
ク図である。
【００２８】この実施例は、通常モード時に４ビット１
組のデータを同時に並列（ビットパラレル）に入出力で
きるデータインバッファ回路３ａ〜３ｄ，データアウト
バッファ回路９ａ〜９ｄ，及びデータバスＤＢ０〜ＤＢ
３を有しており、テストモード時は、テストデータの入
力はこれら４組のデータインバッファ回路及びデータバ
スを用いて同一データを入力し、テストの判定結果は４
つのデータアウトバッファ回路のうちの１つ（この実施
例では９ｄ）を用いて出力するようにしたものである。
【００２９】この実施例においては、通常モード時及び
テストモード時でのデータの入出力が第１の実施例と若
干異なるものの、基本的な動作及び効果は第１の実施例
と同一であるのでこれ以上の説明は省略する。
【００３０】
【発明の効果】以上説明したように本発明は、テストモ
ード時、メモリセルアレイ部から読出された複数ビット
１組のデータの期待値と対応する比較データを所定のタ
イミングで取込むデータレジスタを設け、判定回路を、
このデータレジスタの出力データとメモリセルアレイ部
から読出された複数ビット１組のデータの全てのビット
が一致しているか否かを判定する回路とし、テストモー
ドイン時にリセットされ判定回路による判定結果が「不
一致」のときのみセットされてそれを保持する判定結果
レジスタを設けたので、メモリ試験装置によるｍ×ｋ個
のテスト時間を、従来例の１／ｍに短縮することがで
き、かつ従来例では検出できなかった全ビット反転不良
の検出が可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
【図２】図１に示された実施例の動作を説明するための
レジスタセットサイクル及びライトサイクルのタイミン
グ図である。
【図３】図１に示された実施例の動作を説明するための
判定サイクルのタイミング図である。
【図４】図１に示された実施例の動作を説明するための
判定結果出力サイクルのタイミング図である。
【図５】本発明の第２の実施例を示すブロック図であ
る。
【図６】従来の半導体記憶装置の一例を示すブロック図
である。
【図７】図６に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。
【図８】図６に示された半導体記憶装置を複数個搭載し
てテストする場合のメモリ試験装置のブロック図であ
る。
【符号の説明】
１ アドレスバッファ回路 ２ メモリセルアレイ部 ３，３ａ〜３ｄ データインバッファ回路 ４ セレクタ ５，５ａ 判定回路 ６ ゲート回路 ７ 判定結果レジスタ ８ セレクタ ９，９ａ〜９ｄ データアウトバッファ回路 １０ 比較データレジスタ １１，１１ａ 制御信号発生回路 ＤＢ０〜ＤＢ３ データバス ＭＩＣ１１〜ＭＩＣｍｋ 半導体記憶装置

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 供給された所定の複数ビット１組の単位
    データを所定のアドレスにビットパラレルに書込み記憶
    し所定のアドレスに記憶されている前記単位データをビ
    ットパラレルに読出すメモリセルアレイ部と、テストモ
    ード時外部から供給されて全ビット同一レベルの前記単
    位データを前記メモリセルアレイ部へ供給するデータ入
    力制御手段と、テストモード時外部から供給された比較
    データを所定のタイミングで取込み出力するデータレジ
    スタと、このデータレジスタの出力データ及び前記メモ
    リセルアレイ部から読出された単位データの全ビットの
    一致，不一致を判定し一致レベル，不一致レベルの判定
    信号を出力する判定回路と、テストモードに入った直後
    に発生するレジスタリセット信号に応答してリセットさ
    れ前記判定信号の不一致レベルに応答してセットレベル
    にセットされ次のレジスタリセット信号の発生までその
    状態を保持する判定結果レジスタと、テストモード時前
    記判定結果レジスタの保持データを所定のタイミングで
    外部へ出力する出力制御手段と、外部からの複数の制御
    信号に従って内部制御信号を発生し前記メモリセルアレ
    イ部，データ入力制御手段，データレジスタ，判定結果
    レジスタ，及び出力制御手段を含む各部を制御する制御
    信号発生回路とを有することを特徴とする半導体記憶装
    置。
  2. 【請求項２】 制御信号発生回路が、外部からの行アド
    レスストローブ信号，列アドレスストローブ信号，ライ
    トイネーブル信号およびアウトプットイネーブル信号の
    相互レベル関係に従ってテストモード信号の活性化レベ
    ル，非活性化レベルの制御、レジスタリセット信号，ラ
    ッチ信号，ゲート信号，データ入力信号及びデータ出力
    信号を含む内部制御信号を発生する回路であり、データ
    入力制御手段が、前記データ入力信号に応答して外部か
    らの１ビットのデータを取込み出力するデータインバッ
    ファ回路と、前記テストモード信号の活性化レベルに応
    答して前記データインバッファ回路の出力データを複数
    ビットの単位データとしてメモリセルアレイ部へ供給す
    る第１のセレクタとを含んで構成され、前記ゲート信号
    に応答して判定回路のからの判定信号を判定結果レジス
    タに伝達するゲート回路を設け、出力制御手段が、前記
    テストモード信号の活性化レベルに応答して前記判定結
    果レジスタの出力信号を選択して出力する第２のセレク
    タと、前記データ出力信号に応答して前記第２のセレク
    タの出力信号を外部へ出力するデータアウトバッファ回
    路とを含んで構成され、前記判定結果レジスタが前記レ
    ジスタリセット信号に応答してリセットされ、データレ
    ジスタが前記ラッチ信号に応答して外部からの比較デー
    タを取込み出力する回路である請求項１記載の半導体記
    憶装置。
  3. 【請求項３】 データインバッファ回路及びデータアウ
    トバッファ回路を単位データの各ビットとそれぞれ対応
    して備え、外部からの比較データのデータレジスタへの
    供給、及び比較結果レジスタの出力データの外部への出
    力を、前記データインバッファ回路及びデータインバッ
    ファ回路のうちの１組を通して行う構成とした請求項１
    記載の半導体記憶装置。
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