JPH06267285A - 不揮発性半導体記憶装置及びその使用方法 - Google Patents
不揮発性半導体記憶装置及びその使用方法Info
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Abstract
(57)【要約】
【目的】 ＥＰＲＯＭの記憶容量を増大させる。
【構成】 ０Ｖから１ｍｓ毎に１０Ｖ、１１Ｖ、１２Ｖ
と階段状にレベルが変化する階段状電圧を可変電圧発生
回路６で発生させ、この階段状電圧を、メモリセルアレ
イ１の選択されたワード線を通じて所定のメモリセルの
制御ゲートに印加する。そして、所望レベルの電圧が印
加されているタイミングに合わせて、パルス発生回路７
から、選択されたビット線に８．５Ｖの電圧を０．８ｍ
ｓの間だけ印加し、そのメモリセルの浮遊ゲートにホッ
トエレクトロン注入を行ってそのメモリセルのしきい値
を変化させる。このしきい値の変化状態を、階段状電圧
の電圧レベルに応じて夫々“０１”、“１０”、“１
１”状態とし、メモリセルに書き込みを行っていない状
態を“００”状態とする。これにより、１個のメモリセ
ルに４値のデータを記憶させることができる。
と階段状にレベルが変化する階段状電圧を可変電圧発生
回路６で発生させ、この階段状電圧を、メモリセルアレ
イ１の選択されたワード線を通じて所定のメモリセルの
制御ゲートに印加する。そして、所望レベルの電圧が印
加されているタイミングに合わせて、パルス発生回路７
から、選択されたビット線に８．５Ｖの電圧を０．８ｍ
ｓの間だけ印加し、そのメモリセルの浮遊ゲートにホッ
トエレクトロン注入を行ってそのメモリセルのしきい値
を変化させる。このしきい値の変化状態を、階段状電圧
の電圧レベルに応じて夫々“０１”、“１０”、“１
１”状態とし、メモリセルに書き込みを行っていない状
態を“００”状態とする。これにより、１個のメモリセ
ルに４値のデータを記憶させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に情報を書き込
むことができる不揮発性半導体記憶装置及びその使用方
法に関するものである。
むことができる不揮発性半導体記憶装置及びその使用方
法に関するものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置の一種にＥＰＲ
ＯＭ（Erasable and Programmable Read Only Memory)
がある。このＥＰＲＯＭは、記憶されている情報を紫外
線の照射により消去することができ且つ電気的に繰り返
して情報を書き込むことができる読み出し専用メモリ
（ＲＯＭ）である。
ＯＭ（Erasable and Programmable Read Only Memory)
がある。このＥＰＲＯＭは、記憶されている情報を紫外
線の照射により消去することができ且つ電気的に繰り返
して情報を書き込むことができる読み出し専用メモリ
（ＲＯＭ）である。
【０００３】図３に、代表的なＥＰＲＯＭの電気的結線
の様子を４個のメモリセルについて示す。
の様子を４個のメモリセルについて示す。
【０００４】各メモリセル１０〜１３は、電極を持たな
いフローティングゲート１１０〜１１３を有している。
そして、ワード線１００がメモリセル１０と１１のコン
トロールゲートに夫々接続され、ワード線１０１がメモ
リセル１２と１３のコントロールゲートに夫々接続され
ている。但し、実際には、各ワード線と各コントロール
ゲートは例えばポリシリコンにより一体に構成され、ワ
ード線自体が、各メモリセルの領域において、そのコン
トロールゲートを構成する。一方、メモリセル１０と１
２のドレインには夫々ビット線１０２が接続され、メモ
リセル１１と１３のドレインには夫々ビット線１０３が
接続されている。更に、各メモリセル１０〜１３のソー
スは共通のソース線１０４に接続されている。
いフローティングゲート１１０〜１１３を有している。
そして、ワード線１００がメモリセル１０と１１のコン
トロールゲートに夫々接続され、ワード線１０１がメモ
リセル１２と１３のコントロールゲートに夫々接続され
ている。但し、実際には、各ワード線と各コントロール
ゲートは例えばポリシリコンにより一体に構成され、ワ
ード線自体が、各メモリセルの領域において、そのコン
トロールゲートを構成する。一方、メモリセル１０と１
２のドレインには夫々ビット線１０２が接続され、メモ
リセル１１と１３のドレインには夫々ビット線１０３が
接続されている。更に、各メモリセル１０〜１３のソー
スは共通のソース線１０４に接続されている。
【０００５】このように構成されたＥＰＲＯＭにおい
て、従来、例えばメモリセル１０に書き込みを行う場
合、ワード線１００の電位を例えば１２Ｖにするととも
にその他のワード線の電位を０Ｖにし、また、ビット線
１０２の電位を例えば５Ｖにするとともにその他のビッ
ト線の電位を０Ｖにし、更に、ソース線１０４の電位を
０Ｖにする。
て、従来、例えばメモリセル１０に書き込みを行う場
合、ワード線１００の電位を例えば１２Ｖにするととも
にその他のワード線の電位を０Ｖにし、また、ビット線
１０２の電位を例えば５Ｖにするとともにその他のビッ
ト線の電位を０Ｖにし、更に、ソース線１０４の電位を
０Ｖにする。
【０００６】この時、各メモリセルにおけるコントロー
ルゲートとフローティングゲートの間の容量結合係数
（カップリングレシオ）を０．６とすると、メモリセル
１０のフローティングゲート１１０には約７Ｖの電位が
誘起される。そして、これにより、メモリセル１０のド
レイン−ソース間にチャネルが形成され、高いゲート電
圧とドレイン電圧のために、ドレイン近傍で高エネルギ
ーの電子（ホットエレクトロン）が発生し、このホット
エレクトロンがシリコン基板とゲート酸化膜の間の電位
障壁（電子の場合、例えば、３．２ｅＶ）を越えてフロ
ーティングゲート１１０に注入される。
ルゲートとフローティングゲートの間の容量結合係数
（カップリングレシオ）を０．６とすると、メモリセル
１０のフローティングゲート１１０には約７Ｖの電位が
誘起される。そして、これにより、メモリセル１０のド
レイン−ソース間にチャネルが形成され、高いゲート電
圧とドレイン電圧のために、ドレイン近傍で高エネルギ
ーの電子（ホットエレクトロン）が発生し、このホット
エレクトロンがシリコン基板とゲート酸化膜の間の電位
障壁（電子の場合、例えば、３．２ｅＶ）を越えてフロ
ーティングゲート１１０に注入される。
【０００７】このようにして注入された電子は、フロー
ティングゲート１１０が非常に低い導電率の酸化膜に囲
まれているために、ワード線１００とビット線１０２の
電圧を開放した後も、そのフローティングゲート１１０
に半永久的に留まり、記憶状態が保持される。この記憶
状態をデータ“０”とする。一方、ワード線とビット線
の何れかに電圧が印加されないメモリセルでは、そのフ
ローティングゲートに電子が注入されず、記憶状態がデ
ータ“１”になる。
ティングゲート１１０が非常に低い導電率の酸化膜に囲
まれているために、ワード線１００とビット線１０２の
電圧を開放した後も、そのフローティングゲート１１０
に半永久的に留まり、記憶状態が保持される。この記憶
状態をデータ“０”とする。一方、ワード線とビット線
の何れかに電圧が印加されないメモリセルでは、そのフ
ローティングゲートに電子が注入されず、記憶状態がデ
ータ“１”になる。
【０００８】そして、このメモリセル１０からデータを
読み出す場合には、ワード線１００の電位を例えば５Ｖ
にするとともにその他のワード線の電位を０Ｖにし、ま
た、ビット線１０２の電位を例えば１Ｖにするとともに
その他のビット線の電位を０Ｖにし、更に、ソース線１
０４の電位を０Ｖにする。
読み出す場合には、ワード線１００の電位を例えば５Ｖ
にするとともにその他のワード線の電位を０Ｖにし、ま
た、ビット線１０２の電位を例えば１Ｖにするとともに
その他のビット線の電位を０Ｖにし、更に、ソース線１
０４の電位を０Ｖにする。
【０００９】すると、メモリセル１０の記憶状態が
“０”でそのしきい値電圧が高い（例えば６〜８Ｖ）場
合には、そのメモリセルのドレイン−ソース間に電流が
流れないが、記憶状態が“１”でしきい値電圧が低い
（例えば２〜３Ｖ）場合には、そのメモリセルのドレイ
ン−ソース間に電流が流れる。そして、この電流の違い
をダミーセルの電流値と比較することにより、メモリセ
ル１０の記憶状態が検出され、データの読み出しが行わ
れる。
“０”でそのしきい値電圧が高い（例えば６〜８Ｖ）場
合には、そのメモリセルのドレイン−ソース間に電流が
流れないが、記憶状態が“１”でしきい値電圧が低い
（例えば２〜３Ｖ）場合には、そのメモリセルのドレイ
ン−ソース間に電流が流れる。そして、この電流の違い
をダミーセルの電流値と比較することにより、メモリセ
ル１０の記憶状態が検出され、データの読み出しが行わ
れる。
【００１０】
【発明が解決しようとする課題】従来のＥＰＲＯＭで
は、上述したように、１個のメモリセルに“０”と
“１”の２個の記憶状態しか与えていなかった。即ち、
単位メモリセルを１ビット（２値）のデータの記憶にし
か用いていなかった。このため、メモリセルアレイ全体
で記憶する情報量が少ないという欠点があった。
は、上述したように、１個のメモリセルに“０”と
“１”の２個の記憶状態しか与えていなかった。即ち、
単位メモリセルを１ビット（２値）のデータの記憶にし
か用いていなかった。このため、メモリセルアレイ全体
で記憶する情報量が少ないという欠点があった。
【００１１】そこで、本発明の目的は、特にメモリセル
の数を増やさなくてもその記憶容量を大きくすることが
できる不揮発性半導体記憶装置及びその使用方法を提供
することである。
の数を増やさなくてもその記憶容量を大きくすることが
できる不揮発性半導体記憶装置及びその使用方法を提供
することである。
【００１２】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、コントロールゲートとフローティ
ングゲートの２重ゲート構造を有するメモリセルの前記
フローティングゲートに電荷を注入することによってそ
のメモリセルのしきい値電圧を変化させ、このしきい値
電圧の変化状態を情報の記憶に利用する不揮発性半導体
記憶装置において、前記コントロールゲートに接続され
たワード線と、前記メモリセルに形成されたドレインに
接続されたビット線と、少なくとも３段階のレベルに変
化する電圧を前記ワード線に印加する書き込み電圧発生
回路と、前記ビット線に所定のタイミングでパルス状の
電圧を印加する書き込みパルス発生回路とを有する。
ために、本発明では、コントロールゲートとフローティ
ングゲートの２重ゲート構造を有するメモリセルの前記
フローティングゲートに電荷を注入することによってそ
のメモリセルのしきい値電圧を変化させ、このしきい値
電圧の変化状態を情報の記憶に利用する不揮発性半導体
記憶装置において、前記コントロールゲートに接続され
たワード線と、前記メモリセルに形成されたドレインに
接続されたビット線と、少なくとも３段階のレベルに変
化する電圧を前記ワード線に印加する書き込み電圧発生
回路と、前記ビット線に所定のタイミングでパルス状の
電圧を印加する書き込みパルス発生回路とを有する。
【００１３】本発明の好ましい態様においては、前記書
き込み電圧発生回路が、２n （ｎ≧２）段階のレベルに
階段状に変化する電圧を発生する。
き込み電圧発生回路が、２n （ｎ≧２）段階のレベルに
階段状に変化する電圧を発生する。
【００１４】また、本発明の不揮発性半導体記憶装置の
使用方法では、複数の前記メモリセルからなるマトリク
スの列線又は行線を構成する複数の前記ワード線のうち
の選択されたワード線に少なくとも３段階のレベルに変
化する書き込み電圧を印加するとともに、前記選択され
たワード線に所望レベルの書き込み電圧が印加されてい
る時に、前記マトリクスの行線又は列線を構成する複数
の前記ビット線のうちの選択されたビット線にパルス状
の電圧を印加し、これにより、前記選択されたワード線
と前記選択されたビット線により選択されたメモリセル
のフローティングゲートに、前記選択されたビット線に
前記パルス状の電圧が印加された時に前記選択されたワ
ード線に印加されている書き込み電圧のレベルに対応し
た所定量の電荷を注入し、その選択されたメモリセル
に、その書き込み電圧のレベルに対応した情報を記憶さ
せる。
使用方法では、複数の前記メモリセルからなるマトリク
スの列線又は行線を構成する複数の前記ワード線のうち
の選択されたワード線に少なくとも３段階のレベルに変
化する書き込み電圧を印加するとともに、前記選択され
たワード線に所望レベルの書き込み電圧が印加されてい
る時に、前記マトリクスの行線又は列線を構成する複数
の前記ビット線のうちの選択されたビット線にパルス状
の電圧を印加し、これにより、前記選択されたワード線
と前記選択されたビット線により選択されたメモリセル
のフローティングゲートに、前記選択されたビット線に
前記パルス状の電圧が印加された時に前記選択されたワ
ード線に印加されている書き込み電圧のレベルに対応し
た所定量の電荷を注入し、その選択されたメモリセル
に、その書き込み電圧のレベルに対応した情報を記憶さ
せる。
【００１５】また、本発明の好ましい態様においては、
前記選択されたワード線に、２n （ｎ≧２）段階のレベ
ルに階段状に変化する電圧を印加する。
前記選択されたワード線に、２n （ｎ≧２）段階のレベ
ルに階段状に変化する電圧を印加する。
【００１６】
【作用】本発明の不揮発性半導体記憶装置及びその書き
込み方法では、単位メモリセルに３値以上のデータ、例
えば、２n （ｎ≧２）段階のレベルに変化する書き込み
電圧を用いて書き込みを行った場合にはｎビット（２ｎ
値）のデータを記憶させることができるので、特にメモ
リセルの数を増やさなくても、装置全体の記憶容量を大
きくすることができる。
込み方法では、単位メモリセルに３値以上のデータ、例
えば、２n （ｎ≧２）段階のレベルに変化する書き込み
電圧を用いて書き込みを行った場合にはｎビット（２ｎ
値）のデータを記憶させることができるので、特にメモ
リセルの数を増やさなくても、装置全体の記憶容量を大
きくすることができる。
【００１７】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００１８】図１（ａ）に、本発明を適用したＥＰＲＯ
Ｍの主要構成を示す。
Ｍの主要構成を示す。
【００１９】同図において、メモリセルアレイ１を構成
する各メモリセルの構成並びにそれらとワード線、ビッ
ト線及びソース線との接続は、図３で説明したものと同
じである。そして、各メモリセルのコントロールゲート
に接続されたワード線が列デコーダ２に接続され、一
方、各メモリセルのドレインに接続されたビット線が行
セレクタ４を介して行デコーダ３に接続されている。
する各メモリセルの構成並びにそれらとワード線、ビッ
ト線及びソース線との接続は、図３で説明したものと同
じである。そして、各メモリセルのコントロールゲート
に接続されたワード線が列デコーダ２に接続され、一
方、各メモリセルのドレインに接続されたビット線が行
セレクタ４を介して行デコーダ３に接続されている。
【００２０】そして、アドレスバッファ５を介して入力
されたアドレス信号がこれらのデコーダ２及び３に送ら
れ、これらのデコーダ２及び３で夫々列線（ワード線）
及び行線（ビット線）の選択が行われる。
されたアドレス信号がこれらのデコーダ２及び３に送ら
れ、これらのデコーダ２及び３で夫々列線（ワード線）
及び行線（ビット線）の選択が行われる。
【００２１】また、レベルが階段状に変化する電圧を発
生する可変電圧発生回路６が列デコーダ２を介してメモ
リセルアレイ１の各ワード線に接続されるとともに、パ
ルス状の電圧を発生するパルス発生回路７が行セレクタ
４を介してメモリセルアレイ１の各ビット線に接続され
ている。なお、図中、８は読み出し回路である。
生する可変電圧発生回路６が列デコーダ２を介してメモ
リセルアレイ１の各ワード線に接続されるとともに、パ
ルス状の電圧を発生するパルス発生回路７が行セレクタ
４を介してメモリセルアレイ１の各ビット線に接続され
ている。なお、図中、８は読み出し回路である。
【００２２】次に、図１（ａ）（ｂ）及び図３を参照し
て本実施例のＥＰＲＯＭの書き込み動作を説明する。
て本実施例のＥＰＲＯＭの書き込み動作を説明する。
【００２３】今、図３のメモリセル１０に書き込みを行
う場合には、図１（ｂ）に示すように、０Ｖから１ｍｓ
毎に１０Ｖ、１１Ｖ、１２Ｖと階段状にレベルが変化す
る階段状電圧を、半導体チップ内に内蔵する可変電圧発
生回路６で発生させ、この階段状電圧を、列デコーダ２
により選択したワード線１００に印加し、その他のワー
ド線の電位を全て０Ｖにする。
う場合には、図１（ｂ）に示すように、０Ｖから１ｍｓ
毎に１０Ｖ、１１Ｖ、１２Ｖと階段状にレベルが変化す
る階段状電圧を、半導体チップ内に内蔵する可変電圧発
生回路６で発生させ、この階段状電圧を、列デコーダ２
により選択したワード線１００に印加し、その他のワー
ド線の電位を全て０Ｖにする。
【００２４】そして、例えば、ワード線１００に１１Ｖ
の電圧が印加されているタイミングに合わせて、行デコ
ーダ３により選択したビット線１０２にパルス発生回路
７から例えば８．５Ｖの電圧を０．８ｍｓの間だけ印加
し、その他のビット線の電位は全て０Ｖにする。この印
加時間は、０．５〜１ｍｓの間の適当な値を設定可能で
ある。また、共通ソース１０４の電位は０Ｖにする。
の電圧が印加されているタイミングに合わせて、行デコ
ーダ３により選択したビット線１０２にパルス発生回路
７から例えば８．５Ｖの電圧を０．８ｍｓの間だけ印加
し、その他のビット線の電位は全て０Ｖにする。この印
加時間は、０．５〜１ｍｓの間の適当な値を設定可能で
ある。また、共通ソース１０４の電位は０Ｖにする。
【００２５】これによりメモリセル１０のドレイン−ソ
ース間にチャネルが形成され、且つ、高いゲート電圧と
ドレイン電圧のためにドレイン近傍で発生したホットエ
レクトロンがシリコン−ゲート酸化膜間の電位障壁を越
えてフローティングゲート１１０に注入されることによ
り情報が書き込まれる。この結果、メモリセル１０のし
きい値電圧が約４Ｖになり、この状態を“１０”状態と
する。
ース間にチャネルが形成され、且つ、高いゲート電圧と
ドレイン電圧のためにドレイン近傍で発生したホットエ
レクトロンがシリコン−ゲート酸化膜間の電位障壁を越
えてフローティングゲート１１０に注入されることによ
り情報が書き込まれる。この結果、メモリセル１０のし
きい値電圧が約４Ｖになり、この状態を“１０”状態と
する。
【００２６】同様にして、ワード線１００に１０Ｖの電
圧が印加されているタイミングに合わせて、ビット線１
０２に８．５Ｖのパルス状電圧を印加すると、メモリセ
ル１０のしきい値電圧は約３Ｖになり、この状態を“０
１”状態とする。
圧が印加されているタイミングに合わせて、ビット線１
０２に８．５Ｖのパルス状電圧を印加すると、メモリセ
ル１０のしきい値電圧は約３Ｖになり、この状態を“０
１”状態とする。
【００２７】更に、ワード線１００に１２Ｖの電圧が印
加されているタイミングに合わせて、ビット線１０２に
８．５Ｖのパルス状電圧を印加すると、メモリセル１０
のしきい値電圧は約５Ｖになり、この状態を“１１”状
態とする。
加されているタイミングに合わせて、ビット線１０２に
８．５Ｖのパルス状電圧を印加すると、メモリセル１０
のしきい値電圧は約５Ｖになり、この状態を“１１”状
態とする。
【００２８】そして、メモリセル１０に書き込みを行っ
ていない状態を“００”状態とする。この状態でのメモ
リセル１０のしきい値電圧は約２Ｖである。
ていない状態を“００”状態とする。この状態でのメモ
リセル１０のしきい値電圧は約２Ｖである。
【００２９】以上に説明したように、プログラミング方
式は、チャネルホットエレクトロン注入方式を用い、コ
ントロールゲートにかける電圧（ＶCG）によりプログラ
ミング後のしきい値電圧（Ｖth）が変化する特性を利用
する。図４に、コントロールゲートにかける電圧を変化
させた場合の書き込み時間と書き込み後のしきい値電圧
との関係を示す。内蔵回路から発生したステップ状の電
圧を選択ワード線に印加し、ビット線にかけるパルスの
タイミングを制御することにより、プログラミング後の
しきい値電圧（Ｖth）を４種類設定することが可能とな
る。しきい値電圧の設定値は、書き込まない状態を１状
態とし、他の状態は、３〔Ｖ〕から１〔Ｖ〕おきに設定
する。
式は、チャネルホットエレクトロン注入方式を用い、コ
ントロールゲートにかける電圧（ＶCG）によりプログラ
ミング後のしきい値電圧（Ｖth）が変化する特性を利用
する。図４に、コントロールゲートにかける電圧を変化
させた場合の書き込み時間と書き込み後のしきい値電圧
との関係を示す。内蔵回路から発生したステップ状の電
圧を選択ワード線に印加し、ビット線にかけるパルスの
タイミングを制御することにより、プログラミング後の
しきい値電圧（Ｖth）を４種類設定することが可能とな
る。しきい値電圧の設定値は、書き込まない状態を１状
態とし、他の状態は、３〔Ｖ〕から１〔Ｖ〕おきに設定
する。
【００３０】次に、本実施例のＥＰＲＯＭの読み出し動
作を説明する。
作を説明する。
【００３１】今、メモリセル１０の読み出しを行う場合
には、０Ｖから１ｍｓ毎に２．５Ｖ、３．５Ｖ、４．５
Ｖと階段状にレベルが変化する階段状電圧を可変電圧発
生回路６で発生させ、この階段状電圧をワード線１００
に印加し、その他のワード線の電位を全て０Ｖにする。
また、ビット線１０２の電位を例えば１Ｖにするととも
にその他のビット線の電位を全て０Ｖにし、更に、共通
ソース１０４の電位を０Ｖにする。
には、０Ｖから１ｍｓ毎に２．５Ｖ、３．５Ｖ、４．５
Ｖと階段状にレベルが変化する階段状電圧を可変電圧発
生回路６で発生させ、この階段状電圧をワード線１００
に印加し、その他のワード線の電位を全て０Ｖにする。
また、ビット線１０２の電位を例えば１Ｖにするととも
にその他のビット線の電位を全て０Ｖにし、更に、共通
ソース１０４の電位を０Ｖにする。
【００３２】そして、ワード線１００に２．５Ｖの電圧
が印加されている時にメモリセル１０のドレイン−ソー
ス間に電流が流れた場合には、読み出し回路８は“０
０”のデータを出力する。また、ワード線１００に２．
５Ｖの電圧が印加されている時にはドレイン−ソース間
に電流が流れず、３．５Ｖの電圧が印加された時に電流
が流れた場合には、読み出し回路８は“０１”のデータ
を出力する。更に、ワード線１００に３．５Ｖの電圧が
印加されている時にもドレイン−ソース間に電流が流れ
ず、４．５Ｖの電圧が印加された時に初めて電流が流れ
た場合には、読み出し回路８は“１０”のデータを出力
する。そして、４．５Ｖの電圧が印加されている時にも
電流が流れなかった場合には、読み出し回路８は“１
１”のデータを出力する。
が印加されている時にメモリセル１０のドレイン−ソー
ス間に電流が流れた場合には、読み出し回路８は“０
０”のデータを出力する。また、ワード線１００に２．
５Ｖの電圧が印加されている時にはドレイン−ソース間
に電流が流れず、３．５Ｖの電圧が印加された時に電流
が流れた場合には、読み出し回路８は“０１”のデータ
を出力する。更に、ワード線１００に３．５Ｖの電圧が
印加されている時にもドレイン−ソース間に電流が流れ
ず、４．５Ｖの電圧が印加された時に初めて電流が流れ
た場合には、読み出し回路８は“１０”のデータを出力
する。そして、４．５Ｖの電圧が印加されている時にも
電流が流れなかった場合には、読み出し回路８は“１
１”のデータを出力する。
【００３３】以上に説明したように、本実施例のＥＰＲ
ＯＭでは、１個のメモリセルに“００”〜“１１”の４
値即ち２ビットのデータを記憶させることができ、且
つ、これを読み出すことができる。
ＯＭでは、１個のメモリセルに“００”〜“１１”の４
値即ち２ビットのデータを記憶させることができ、且
つ、これを読み出すことができる。
【００３４】なお、記憶状態の消去は、従来よりよく知
られている紫外線の照射により全メモリセルを一括して
行われる。
られている紫外線の照射により全メモリセルを一括して
行われる。
【００３５】また、以上の実施例において具体的な電圧
値を示したが、これらの電圧値は、メモリセルの構造、
特にゲート酸化膜や層間絶縁膜の容量並びに容量結合係
数（カップリングレシオ）の値により適宜変更されるべ
きものである。
値を示したが、これらの電圧値は、メモリセルの構造、
特にゲート酸化膜や層間絶縁膜の容量並びに容量結合係
数（カップリングレシオ）の値により適宜変更されるべ
きものである。
【００３６】次に、図２に示すメモリセルの等価回路を
用いて、コントロールゲートに印加する電圧により書き
込み後のしきい値電圧が変化することを原理的に説明す
る。
用いて、コントロールゲートに印加する電圧により書き
込み後のしきい値電圧が変化することを原理的に説明す
る。
【００３７】今、コントロールゲート、フローティング
ゲート、ドレイン、ソース及び基板の電位を夫々ＶCG、
ＶFG、ＶD 、ＶS 及びＶSUB とし、コントロールゲート
とフローティングゲートの間、フローティングゲートと
基板の間、フローティングゲートとドレインの間及びフ
ローティングゲートとソースの間の容量を夫々Ｃ2 、Ｃ
1 、Ｃ4 及びＣ3 とする。
ゲート、ドレイン、ソース及び基板の電位を夫々ＶCG、
ＶFG、ＶD 、ＶS 及びＶSUB とし、コントロールゲート
とフローティングゲートの間、フローティングゲートと
基板の間、フローティングゲートとドレインの間及びフ
ローティングゲートとソースの間の容量を夫々Ｃ2 、Ｃ
1 、Ｃ4 及びＣ3 とする。
【００３８】そして、フローティングゲートに蓄積され
ている電荷の量をＱとすると、電荷保存則により、 Ｑ＝Ｃ2 （ＶFG−ＶCG）＋Ｃ1 （ＶFG−ＶSUB ） ＋Ｃ3 （ＶFG−ＶS ）＋Ｃ4 （ＶFG−ＶD ） …（１） となる。
ている電荷の量をＱとすると、電荷保存則により、 Ｑ＝Ｃ2 （ＶFG−ＶCG）＋Ｃ1 （ＶFG−ＶSUB ） ＋Ｃ3 （ＶFG−ＶS ）＋Ｃ4 （ＶFG−ＶD ） …（１） となる。
【００３９】ここで、ＶS ＝ＶSUB ＝０とすると、 ＶFG＝（Ｃ2 ・ＶCG＋Ｃ4 ・ＶD ＋Ｑ）／ＣT …（２） 但し、ＣT ＝Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 となる。
【００４０】そして、コントロールゲート及びフローテ
ィングゲートからみたトランジスタのしきい値電圧を夫
々ＶT 及びＶFTとすると、 Ｑ＝０の時は、 ＶFT＝（Ｃ2 ・ＶT ＋Ｃ4 ・ＶD ）／ＣT …（３） Ｑ＝ΔＱの時は、 ＶFT′＝（Ｃ2 ・ＶT ′＋Ｃ4 ・ＶD ＋ΔＱ）／ＣT …（４） が夫々成立する。
ィングゲートからみたトランジスタのしきい値電圧を夫
々ＶT 及びＶFTとすると、 Ｑ＝０の時は、 ＶFT＝（Ｃ2 ・ＶT ＋Ｃ4 ・ＶD ）／ＣT …（３） Ｑ＝ΔＱの時は、 ＶFT′＝（Ｃ2 ・ＶT ′＋Ｃ4 ・ＶD ＋ΔＱ）／ＣT …（４） が夫々成立する。
【００４１】ここで、フローティングゲートからみたト
ランジスタのしきい値電圧はＱの値にかかわらず一定な
ので、ＶFT＝ＶFT′である。
ランジスタのしきい値電圧はＱの値にかかわらず一定な
ので、ＶFT＝ＶFT′である。
【００４２】従って、（４）式−（３）式から、 Ｃ2 （ＶT ′−ＶT ）／ＣT ＝ΔＱ／ＣT …（５） となる。
【００４３】依って、ＶT −ＶT ′＝ΔＶT とすると、 Ｃ2 ・ΔＶT ＝−ΔＱ …（６） となる。
【００４４】ところで、ＶCGを微小量だけ増加させてＶ
CG＋ΔＶCGにすると、ＱもＱ＋ΔＱになるので、（２）
式は、 ＶFG＋ΔＶFG＝｛Ｃ2 （ＶCG＋ΔＶCG）＋Ｃ4 ・ＶD ＋（Ｑ＋ΔＱ）｝／ＣT …（７） になる。
CG＋ΔＶCGにすると、ＱもＱ＋ΔＱになるので、（２）
式は、 ＶFG＋ΔＶFG＝｛Ｃ2 （ＶCG＋ΔＶCG）＋Ｃ4 ・ＶD ＋（Ｑ＋ΔＱ）｝／ＣT …（７） になる。
【００４５】従って、（７）式−（２）式から、 ΔＶFG＝（Ｃ2 ・ΔＶCG＋ΔＱ）／ＣT …（８） となる。
【００４６】（８）式に（６）式を代入すると、 ΔＶFG＝Ｃ2 （ΔＶCG−ΔＶT ）／ＣT …（９） になる。
【００４７】ここで、フローティングゲートに電荷を注
入する時間が充分に経過した後には、ΔＶFG＝０にな
る。
入する時間が充分に経過した後には、ΔＶFG＝０にな
る。
【００４８】従って、 ΔＶCG＝ΔＶT …（１０） になる。
【００４９】これにより、コントロールゲートに印加す
る電圧によって書き込み後のしきい値電圧が変化するこ
とが分かる。
る電圧によって書き込み後のしきい値電圧が変化するこ
とが分かる。
【００５０】
【発明の効果】本発明によれば、ＥＰＲＯＭ等の不揮発
性半導体記憶装置の単位メモリセルに３値以上例えばｎ
（ｎ≧２）ビットのデータを記憶させることができるの
で、特にメモリセルの数を増やさなくても大きな記憶容
量を得ることができる。
性半導体記憶装置の単位メモリセルに３値以上例えばｎ
（ｎ≧２）ビットのデータを記憶させることができるの
で、特にメモリセルの数を増やさなくても大きな記憶容
量を得ることができる。
【図１】本発明の一実施例によるＥＰＲＯＭの要部構成
を示す回路ブロック図及び書き込み時の印加電圧を示す
タイミングチャートである。
を示す回路ブロック図及び書き込み時の印加電圧を示す
タイミングチャートである。
【図２】ＥＰＲＯＭの単位メモリセルの等価回路図であ
る。
る。
【図３】ＥＰＲＯＭの４個のメモリセルの電気的結線図
である。
である。
【図４】コントロールゲートに印加する電圧を変化させ
た場合の書き込み時間と書き込み後のしきい値電圧との
関係を示すグラフである。
た場合の書き込み時間と書き込み後のしきい値電圧との
関係を示すグラフである。
１ メモリセルアレイ ２ 列デコーダ ３ 行デコーダ ６ 可変電圧発生回路 ７ パルス発生回路 ８ 読み出し回路 １０、１１、１２、１３ メモリセル １００、１０１ ワード線（コントロールゲート） １０２、１０３ ビット線 １０４ ソース線 １１０、１１１、１１２、１１３ フローティングゲー
ト
ト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 康夫 相模原市淵野辺５−10−１ 新日本製鐵株 式会社エレクトロニクス研究所内 (72)発明者 江川 雄一 相模原市淵野辺５−10−１ 新日本製鐵株 式会社エレクトロニクス研究所内
Claims (4)
- 【請求項１】 コントロールゲートとフローティングゲ
ートの２重ゲート構造を有するメモリセルの前記フロー
ティングゲートに電荷を注入することによってそのメモ
リセルのしきい値電圧を変化させ、このしきい値電圧の
変化状態を情報の記憶に利用する不揮発性半導体記憶装
置において、 前記コントロールゲートに接続されたワード線と、 前記メモリセルに形成されたドレインに接続されたビッ
ト線と、 少なくとも３段階のレベルに変化する電圧を前記ワード
線に印加する書き込み電圧発生回路と、 前記ビット線に所定のタイミングでパルス状の電圧を印
加する書き込みパルス発生回路とを有することを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 前記書き込み電圧発生回路が、２n （ｎ
≧２）段階のレベルに階段状に変化する電圧を発生する
ことを特徴とする請求項１に記載の不揮発性半導体記憶
装置。 - 【請求項３】 複数の前記メモリセルからなるマトリク
スの列線又は行線を構成する複数の前記ワード線のうち
の選択されたワード線に少なくとも３段階のレベルに変
化する書き込み電圧を印加するとともに、 前記選択されたワード線に所望レベルの書き込み電圧が
印加されている時に、前記マトリクスの行線又は列線を
構成する複数の前記ビット線のうちの選択されたビット
線にパルス状の電圧を印加し、 これにより、前記選択されたワード線と前記選択された
ビット線により選択されたメモリセルのフローティング
ゲートに、前記選択されたビット線に前記パルス状の電
圧が印加された時に前記選択されたワード線に印加され
ている書き込み電圧のレベルに対応した所定量の電荷を
注入し、その選択されたメモリセルに、その書き込み電
圧のレベルに対応した情報を記憶させるようにしたこと
を特徴とする請求項１に記載の不揮発性半導体記憶装置
の使用方法。 - 【請求項４】 前記選択されたワード線に、２n （ｎ≧
２）段階のレベルに階段状に変化する電圧を印加するこ
とを特徴とする請求項３に記載の不揮発性半導体記憶装
置の使用方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006893A JP3103457B2 (ja) | 1993-03-15 | 1993-03-15 | 不揮発性半導体記憶装置及びその書き込み方法ならびに読み出し方法 |
| US08/212,737 US5424978A (en) | 1993-03-15 | 1994-03-14 | Non-volatile semiconductor memory cell capable of storing more than two different data and method of using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006893A JP3103457B2 (ja) | 1993-03-15 | 1993-03-15 | 不揮発性半導体記憶装置及びその書き込み方法ならびに読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06267285A true JPH06267285A (ja) | 1994-09-22 |
| JP3103457B2 JP3103457B2 (ja) | 2000-10-30 |
Family
ID=13707916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8006893A Expired - Fee Related JP3103457B2 (ja) | 1993-03-15 | 1993-03-15 | 不揮発性半導体記憶装置及びその書き込み方法ならびに読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3103457B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943260A (en) * | 1997-02-21 | 1999-08-24 | Nec Corporation | Method for high-speed programming of a nonvolatile semiconductor memory device |
| US6038167A (en) * | 1995-01-31 | 2000-03-14 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
| US6181603B1 (en) | 1996-05-01 | 2001-01-30 | Hitachi, Ltd. | Nonvolatile semiconductor memory device having plural memory cells which store multi-value information |
| KR100349278B1 (ko) * | 1998-07-14 | 2002-08-21 | 가부시끼가이샤 도시바 | Ｍｏｎｏｓ형 불휘발성 메모리 셀을 사용한 반도체 기억 장치 |
-
1993
- 1993-03-15 JP JP8006893A patent/JP3103457B2/ja not_active Expired - Fee Related
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| US7327604B2 (en) | 1995-01-31 | 2008-02-05 | Renesas Technology Corporation | Clock synchronized non-volatile memory device |
| US7324375B2 (en) | 1995-01-31 | 2008-01-29 | Solid State Storage Solutions, Llc | Multi-bits storage memory |
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| US6038167A (en) * | 1995-01-31 | 2000-03-14 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
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| US6804147B2 (en) | 1995-01-31 | 2004-10-12 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
| US6829163B2 (en) | 1995-01-31 | 2004-12-07 | Hitachi, Ltd. | Clock synchronized nonvolatile memory device |
| US6847549B2 (en) | 1995-01-31 | 2005-01-25 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
| US6850434B2 (en) | 1995-01-31 | 2005-02-01 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
| US6751120B2 (en) | 1995-01-31 | 2004-06-15 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
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| US6912156B2 (en) | 1995-01-31 | 2005-06-28 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
| US6965525B2 (en) | 1995-01-31 | 2005-11-15 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
| US7193894B2 (en) | 1995-01-31 | 2007-03-20 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
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| US7031187B2 (en) | 1996-05-01 | 2006-04-18 | Hitachi, Ltd. | Nonvolatile semiconductor memory device which stores multi-value information |
| US7245532B2 (en) | 1996-05-01 | 2007-07-17 | Renesas Technology Corporation | Nonvolatile semiconductor memory device which stores multi-value information |
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| Publication number | Publication date |
|---|---|
| JP3103457B2 (ja) | 2000-10-30 |
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